摘要： 第一章： 最近百度了一些fir滤波器的资料，都没有自己想要的。容我吐槽一大段文字>。。 在旧版的quartus中，比如13.0，有两个fir滤波器的选项，如下所示： 网上很多都是讲不带II的那个，而在新版的quartus已经找不到这个IP了，如下所示： 对于第一版的FIT滤波器,在旧的版本中，经常生 阅读全文

摘要： 本文通过Avalon-MM Master Templates实现读取ddr2中的图像数据(800*480*16bit)，然后通过TFT 5.0寸LCD显示出来。本文旨在阐述清楚思路以及记录自己在实现过程中的一些经验。 需要知识：NIOS + Verilog + 工具[Qsys]。 一.效果展示： 二 阅读全文

摘要： 最近在调试这个读的过程，现将调试过程中的问题记录一下。 1.测试目标：通过NIOS直接操作内存，然后在verilog中读取数据流，保证读取和写的一致。 通过上述c程序对内存赋值，然后通过该IP读取内存中的数据，假设从内存的一半开始读取，这里为了方便计算以及对比，我将数据从1开始赋值。 地址定义如下： 阅读全文

摘要： 1.管脚以及封装，在此仅列举一种TSSOP-16 2.引脚说明 3.驱动时序 （1）. 标准时序，一共24 个clk传输完成。 （2）.16bit传输，如下所示，也就是说，当到第17个clk，可以启动下一次转换。 （3）.15bit传输，如下所示，也就是说，当到第16个clk，可以启动下一次转换。 阅读全文

摘要： 首先打开官方提供的手册（群创XC05004001Q），可以看到驱动5.0寸屏幕的时序如下： 1.时序 行： 场： 2.我们可以看到和vga的驱动很像，接下来看下时序参数： 3.设计思路： 通过两个计数器，产生各种信号即可，用典型的参数，时钟取33.3M，xxpw参数可设。如果把参数标到时序图中，会清 阅读全文

摘要： 随便写写，思绪走到哪里就写到哪里吧 一。应用背景：在NIOS中对于数据流的处理，比如通过C操作内存，然后通过该总线对内存中的数据流做处理。常规的例子比如，视频流的处理。本文的目的记录文档中的比较关键的点。欢迎大家一起交流，Q群：912014800。 二。在intel fpga 可以查到该IP，手册中 阅读全文

摘要： 注：很多基础内容并本文不做讲解，重点讲解fpga实现时需要注意的地方，没有用IP。[就这样]欢迎大家一起交流，Q群：912014800。 一。 实现的意义分析等。 用fpga实现udp可以用来传消息、图片等，udp本身作为一种不可靠的传输，一般也就传图像什么的啦，暂时只讲发送方向，也就是fpga向p 阅读全文

摘要： 引言：本文旨在通过该算法产生正余弦波形（不使用IP核）。欢迎大家一起交流，Q群：912014800。 一。仿真波形 如上所示，dout_sin 和dout_cos 通过补码形式输出三角函数的值，其中使用dout_vld指示信号的有效性，其中正余弦频率与clk有关系，这里360个连续clk为对应角度0 阅读全文

摘要： 引言：工欲善其事必先利其器，欢迎大家一起交流，Q群：912014800。 在fpga学习中，熟悉一个工具的使用是很有必要的，可以加快开发进度或者帮助我们更好的定位问题。本文总结一些quaruts的常用技巧以供大家参考，不是非常全面，如有更好的技巧，请留言讨论。 使用版本:quartus prime 阅读全文

摘要： 分享一些总结，大家时不时读一读，需要时就用得上了【计数器推理总结】计数器推理过程总结：计数器要数什么=》加1条件；计数器要数多少个=》结束条件；计数器要数的个数不同=》变量法；变量如何区分=》现在信号能否区分=》不能就加FLAG；计数器加1区域无法用已有信号区分=》增加FLAG；一般信号设计=》考虑 阅读全文