摘要： Xilinx S6 PLL 重配置工程概述 一．思路说明 官方配置过程：官方大概是这么配置的，在rom中初始化2组参数，通过顶层模块的STTEP和STATE以及SRDY信号控制配置过程。上电后等待SRDY有效（1clk）之后，使能STTEP（1clk），在STTEP有效的前提下，判断STATE的值是 阅读全文

摘要： 在第一篇文章中，我简单介绍了一下PLL的相关的基础知识，在这篇文章中，我们主要介绍怎么修改官方的verilog程序，然后应用到我们的工程中去。 1. 参考文件主要有以下几个： pll_drp.v 主要是PLL_DRP这个模块怎么使用，里面主要包含了一个rom和一个状态机，还有一些参数的计算，引用的是 阅读全文

摘要： 赛灵思PLL的重配置_S6 PLL的重新配置就是可以随时更改输出时钟的频率，而不用重新在编译，生成比特流文件，再下载到对应的器件中去，本文主要介绍PLL的重配置的一些背景，基础知识，后续的文章来分析一下官方提供的相关文件怎么应用到我们的工程中。 撰写本文的目的：由于项目中用到了这部分的知识，但是网上 阅读全文