更新：2018年11月18日 第一次建立，以后更新：。。。
2018年12月20日 增加lvds时序分析，欢迎大家一起交流，Q群：912014800。
背景：从AD的速度来看，几百K、几兆的转换速度一般是串行移位接口，比如spi，在几十兆到125M基本上是并行接口（最简单），在几百兆之间，一般是lvds接口，大于一个G的转换速率，目前流行的是JESD 204B接口。本文主要分析lvds 时序怎么看，理解lvds接口的时序。
1.一根线的话可以表示电平0/1，这是常规的表示方法。
2.如果在加一条线，其电平标准和原电平相反，那么就是lvds了，其中原来的信号称为P，取反的信号成为N。接下来举个例子：
如下：以AD7961举例（手册可以从ADI官网下载）
芯片简介：AD芯片，最大5M转换速率，16bit分辨率。芯片架构：
引脚说明：IN+- 模拟量差分输入。上面一排略，右边EN0 - EN3 可以选择参考电压。重点看下剩余的4组lvds引脚，如下：
CLK+- 输入时钟， DCO+- : LVDS缓存时钟输出 D+-：数据输出 CNV+-：转换输入引脚
该芯片有两个模式，也就是可以用三组或者四组lvds信号，这里以4组的时序为例分析：
1.红色圈出发出转换请求，注意这里看CNV+，
2.经过一段时间后，fpga发出CLK+-给该芯片，16个clk
3.DCO+-和CLK+-频率和相同，只是相位比CLK+-有一点点的偏移，
4.同时在DCO+的上升沿采样D+-的数据，从最高位开始采集，采样到16个1bit的数据（采用移位存起来，产生vld信号指示）。AD转换一次完成。
5.补充，同时下一次AD转换可以在输出最后几bit数据的开启。
这里可以采用Xilinx的原语将差分信号变为单端信号，然后控制好其他信号就可以自己手写lvds时序了。
总结：本文介绍的是一个简单的lvds的时序，实际有很多芯片的时序比这个要复杂的多，只是希望通过此例子，让大家觉得lvds并没有那么难理解。
