后端开发 Verilog
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DP学习总结

博主头像 动态规划是一种通过把原问题分解为相对简单的子问题的方式求解复杂问题的方法。 OI Wiki 例.1-最大子段和 分析 DP四步 ⑴定义状态 定义\(dp_i\)表示以\(i\)结尾的最大子段和 ⑵分析答案 答案即\({\max}^{i\in[1,n]}_{dp_i}\) ⑶分析方程 对于每个\(i\ ...

FPGA时序约束基础

博主头像 一、时序约束的目的 由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足，造成时序违例。（这也是为什么需要把FPGA设计不能以高级编程语言思想看的原因，设计时，需要做到“心中 ...

PM的正交解调法

博主头像 1.PM的模拟调制过程 ​ PM信号是一种相位调制信号，其携带的信息保存在其信号的相位中，通过改变载波的相位来实现基带数据的传输。 其函数表达式如下： \[s(t) = A*cos(w_c*t + K_f*m(t)) \]其中： \(A\):表示载波幅度。 \(m(t)\):表示基带信号。 \(w_ ...

FM的正交解调法

博主头像 1.FM的模拟调制过程 ​ FM信号是一种频率调制信号，其携带的信息保存在其信号的频率中，通过改变载波的频率来实现基带数据的传输。 其函数表达式如下： \[s(t) = A*cos(w_c*t + K_f*\int m(\tau) d\tau) \]其中： \(A\):表示载波幅度。 \(m(\ta ...

FPGA驱动adc128s052的几个问题

博主头像 FPGA驱动adc128s052的若干细节问题 usbblaster最好是直接与电脑USB口连接, 使用拓展坞会出现奇怪驱动问题. adc数据手册说明 附上adc128s052时序手册 ADC芯片cs引脚持续拉低,则每次采完16bit后继续新的16bit 注意 : adc128s052数据手册信号针 ...

FPGA对EEPROM驱动控制（I2C协议）

博主头像 本文摘要：本文首先对I2C协议的通信模式和AT24C16-EEPROM芯片时序控制进行分析和理解，设计了一个i2c通信方案。人为按下写操作按键后，FPGA（Altera EP4CE10）对EEPROM指定地址写入字节数据，并接后按下读操作按键，读取该地址上的一个字节数据在数码管低两位显示出来。其中包 ...

valid/ready握手机制及verilog代码

博主头像 目录valid/ready握手协议valid/ready状态机verilog实现代码波形文件 valid/ready握手协议 在两个模块之间传输数据时候，可以使用valid/ready握手协议，保证数据传输的有效性。 发送方准备发送数据时，它发送valid信号给接收方，接收方准备好可以接收数据时候， ...

FPGA内部资源（一）DSP48E1

一、 实验过程中发现的问题 使用ISE进行项目的实现时出现以下错误。 意思很简单，就是使用DSP48E1的数量超出限制，因为没有接触过DSP48E1，所以尝试了很多错误的方法后，我找到项目下的.mrp文件，里面有一行显示 Number of DSP48E1s: 496 out of 480 103% ...

用verilog/systemverilog 设计fifo (2)

博主头像 目录异步fifo实现中要解决的问题信号同步到那个时钟域读写指针转化为格雷码格雷码表示的读写地址如何判断空满？异步fifo verilog代码 异步fifo实现中要解决的问题 异步fifo和同步fifo功能相似，但是它的读写由两个时钟信号控制，所以它的设计和同步fifo不同，需要考虑更多的因素。 信号 ...

verilog实现格雷码和二进制码的相互转换

博主头像 目录格雷码的介绍二进制码转化为格雷码格雷码转化为二进制码verilog实现代码 格雷码的介绍 在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。 在数字系统中，常要 ...

Flash驱动控制--芯片擦除（SPI协议）

博主头像 摘要： 本篇博客具体包括SPI协议的基本原理、模式选择以及时序逻辑要求，采用FPGA（EPCE4），通过SPI通信协议，对flash（W25Q16BV）存储的固化程序进行芯片擦除操作。 关键词：SPI；Verilog HDL；Flash 【SPI协议通信模式】 SPI是Motorola公司推出的一种 ...

等精度频率计的设计与验证

博主头像 文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。 关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核 最终框图： 频率计，即频率计数器，专用于测量被测信号频 ...

用verilog/systemverilog 设计fifo (1)

博主头像 目录fifo的基本原理基于计数器的同步fifo实现(1)基于计数器的同步fifo实现(2)基于高位扩展法的fifo实现 fifo的基本原理 FIFO(first in first out)，即先进先出存储器，功能与数据结构中的队列相似。 在IC设计中，FIFO常用来缓冲突发数据，流式数据与块数据的转 ...

verilog 中实现 sram 代码

博主头像 目录verilog/systemverilog中sram的实现sram的基本知识verilog/systemverilog中sram的实现单口SSRAM(同步SRAM)单时钟简双口SSRAM(同步SRAM)单时钟真双口SSRAM(同步SRAM)双时钟简双口SSRAM(同步SRAM)双时钟真双口SSR ...

串口收发UART（Verilog HDL）

博主头像 文章摘要：本篇文章目标设计一个格式为起始位+8位数据（无校验）+停止位的串口收发，接收PC上位机RS232总线信号后，重新打包转发至PC端显示（形成回环），数据完整无错码情况。 关键词：异步时钟；亚稳态；异步串行通信；Verilog HDL ...

搭建verilog/systemverilog学习环境

博主头像 目录仿真软件选择使用iverilog的基本步骤 仿真软件选择 学习verilog或者systemverilog过程中，使用那种仿真软件？当然最好是使用synopsys的vcs+verdi的组合，功能强大，而且大部分公司也使用synopsys的eda软件，如果熟练掌握vcs+verdi对以后工作中使用 ...

QuartusII调用 PLL_IP核方法（Mega Wizard）

博主头像 要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。 芯片型号：cyclone Ⅳ EP4CE10F17C8 平台工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 ... ...

一个问题：六位八段数码管（Verilog）

博主头像 【基本信息】 需求：verilog程序，显示任意六位字符或数值，包含点号，且能够按需点亮位数。（学习篇） 芯片型号：cyclone Ⅳ EP4CE10F17C8 数码管属性：六位、八段 【最终成果图】 经过多轮测试，最后代码程序满足设计要求，但结合仿真发现了一个问题，仿真和上机不匹配，当然还是要以上 ...