有符号数处理摘要
摘要:在FPGA设计中,一般的算数运算符都是按照无符号数进行的。那么需要有符号数计算的时候,该怎么办呢? 很久很久以前也就是Verilog-2001还没有出现时,是手动操作的,也就是说,对于一个8位的无符号数,比如reg [7:0] a; 我们手动把最高位当做符号位,剩余的7位则是数值位,整个二进制以补码
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2019-10-18 11:44
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VerilogHDL可综合设计的注意事项
摘要:可综合的语法已经记录得差不多了,剩下一些遗留的问题,在这里记录一下吧。 一、逻辑设计 (1)组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项: ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表;第二种就是用assign 关
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2017-08-01 13:02
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VerilogHDL常用的仿真知识
摘要:在描述完电路之后,我们需要进行对代码进行验证,主要是进行功能验证。现在验证大多是基于UVM平台写的systemverilog,然而我并不会sv,不过我会使用verilog进行简单的验证,其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。 一、验证基础与仿真原理 ①综合中的语法,都适用于仿真,在
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2017-07-31 13:20
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VerilogHDL概述与数字IC设计流程学习笔记
摘要:一、HDL的概念和特征 HDL,Hard Discrimination Language的缩写,翻译过来就是硬件描述语言。那么什么是硬件描述语言呢?为什么不叫硬件设计语言呢?硬件描述语言,顾名思义就是描述硬件的语言,它用文本的形式来描述电子系统硬件结构和行为,是一种用形式化方法来描述数字电路和系统的
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2017-07-25 13:39
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竞争与冒险——随笔
摘要:(1)竞争与冒险的概念(产生原因) ①信号在组合逻辑电路内部通过连线和逻辑单元时,都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关,同时还受器件的制造工艺、工作电压、温度等条件的影响。此外,信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素,多路信号的电平值发生变化时,在信号变化
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2017-07-25 12:56
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数制和码制(后期可能有更新)
摘要:数字电路是数字IC设计的基础,而数制和码制往往又是数字电路的基础,因此数制和码制是数字IC设计基础的基础。在这里,我将记录关于数制与码制的一些主要知识点,有些知识点我是学了数电半年或者一年之后才发现,原来数电还有这样子的东西,于是整理在这里,仅供参考,有误请评论指出。 一、数制 这里不进行记录什么二
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2017-07-24 13:06
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从CMOS到触发器(二)
摘要:PS:可以转载,转载请标明出处:http://www.cnblogs.com/IClearner/ 前面说了CMOS器件,现在就接着来聊聊锁存器跟触发器吧,下面是这次博文要介绍的主要内容: ·双稳态器件 ·锁存器常见结构 ·锁存器的应用 ·触发器 ·触发器的建立时间和保持时间 1、双稳态器件 双稳态
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2017-02-26 03:17
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从CMOS到触发器(一)
摘要:PS:转载请标明出处:http://www.cnblogs.com/IClearner/ 作为一个微电子专业的IC learner,这个学期也有一门课:《微电子器件》,今天我就来聊聊基本的器件:CMOS器件及其电路。在后面会聊聊锁存器和触发器。 今天的主要内容如下所示: ·MOS晶体管结构与工作原理
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2017-02-25 11:10
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