摘要： 【转自】：http://www.fpganotes.com/post/261/网上看到一篇关于Finite State Machine (FSM) - 有限状态机的文章《有限状态机的VHDL优化设计》，写得挺详细，有些感想和经验记录于此：1. 关于使用的语言 - VHDL和Verilog大同小异，想法是一样的，万变不离其宗。2. 模板 - 大家都会讨论是一段两端还是三段。争执在两端和三段的情况时有发生。其实只要综合器能综合出设计者期望的电路，怎么写都无所谓。代码是给人看的，如果能让别人更容易读懂，就是好代码。我偏好两段，因为这样在察看代码时能一眼看出某一个state的跳出条件和输出信号。如果状 阅读全文

摘要： 【转】http://www.fpganotes.com/post/31/Situation: 我们平时使用Verilog进行状态机编码时，通常使用parameter对状态名进行定义，这样写Case语句的时候就不会对这一串10摸不着头脑。可是通常这样做的话，在Modelsim里看到的还是一串10，使排错非常困难，特别是在用OneHot编码的时候，就看到一串0中间的一个1 #_# 简直要疯掉。Question: 我们可不可以像VHDL一样，在仿真的时候看到状态名字，而不仅仅是状态编码呢？答案当然是可以的拉，事在人为嘛！Solution1:另外定义一个reg: state_name，长度根据状态名称 阅读全文

摘要： 天天调试，都调试了一周，还是那样，效果一般，相位差都是在能接受的范围之内，幅值随温度有点飘，现在要做的就是将幅值微调的闭环加上，估计程序得好好规划。心里很烦，有差不多也是一周没有好好看书的原因，也有对自己不满的缘由。总是说“往之不谏，来者可追”，希望自己能利用好每一分钟，好了，写说明方案！ 阅读全文

摘要： 1、重新进入一个新的环境也已经1.5year 了，一直说是想找个能记录自己历程的安心地儿，百度上记录了一点，但是总有那些杂七杂八的事情耽搁；2、从今天开始我也得反省自己，过去的这一年里面的所做和所为……也算是为2011年做个好的开始；3、其实我是个不算言谈的人，我喜欢静，静静的来静静的走 阅读全文