摘要： 本博客记录我个人的学习工作的路迹，在这记录这些很踏实，可以随时转悠过来看看我最近一个月或者一年我做的成果、我心情……我将按照一下标示分类的情况：【原】：本人原创；【自+转】转自他人博文，自己并阐述了自己的观点；【转】完全转自他人的记录； 阅读全文

摘要： 【转自】：http://www.fpganotes.com/post/261/网上看到一篇关于Finite State Machine (FSM) - 有限状态机的文章《有限状态机的VHDL优化设计》，写得挺详细，有些感想和经验记录于此：1. 关于使用的语言 - VHDL和Verilog大同小异，想法是一样的，万变不离其宗。2. 模板 - 大家都会讨论是一段两端还是三段。争执在两端和三段的情况时有发生。其实只要综合器能综合出设计者期望的电路，怎么写都无所谓。代码是给人看的，如果能让别人更容易读懂，就是好代码。我偏好两段，因为这样在察看代码时能一眼看出某一个state的跳出条件和输出信号。如果状 阅读全文

摘要： 【转】http://www.fpganotes.com/post/31/Situation: 我们平时使用Verilog进行状态机编码时，通常使用parameter对状态名进行定义，这样写Case语句的时候就不会对这一串10摸不着头脑。可是通常这样做的话，在Modelsim里看到的还是一串10，使排错非常困难，特别是在用OneHot编码的时候，就看到一串0中间的一个1 #_# 简直要疯掉。Question: 我们可不可以像VHDL一样，在仿真的时候看到状态名字，而不仅仅是状态编码呢？答案当然是可以的拉，事在人为嘛！Solution1:另外定义一个reg: state_name，长度根据状态名称 阅读全文