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zxmind
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2018年7月17日
verdi 混合编译查看代码
摘要: verdi支持混合查看代码,但是需要提前将代码编译为lib vhdl: vhdlcom -lib libname -2000 -f flist.f -- -lib libname 可不写(默认work.lib++) verilog: vericom -lib libname -sv -f flist
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posted @ 2018-07-17 14:30 zxmind
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2018年4月3日
clock geting
摘要: What is Clock Gating? • Register banks disabled during some clock cycles – Typical implementation uses multiplexers – Clock gating cell replaces multi
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posted @ 2018-04-03 09:50 zxmind
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