Verilog 串口实验
摘要:
写了个串口接收的代码,没反应,沉思ing。。。最怕就是思路很清晰,结构很合理,没有结果。差错都不好查。再来写个发送的看看。串口接收的已经调试成功,串口发送的还有点小问题,这边串口终端也能接收数据,但接收的数据总是 00 ,不管你发什么都是这个样子的,什么问题了? 再次验证了一个真理,好记性不如乱笔头。上次Modelsim 破解成功,这次重新安装了一下,还是按照上次的方法破解,搞了半天才好,吼吼,在修改环境变量时添加这个文件LM_LICENSE_FILE,它的途径一定是你放他的目录+它的名字,呵呵。 必须要为自己的粗心大意买单!在写状态机的时候,没想到很好的名字,就直接 reg[3:0] i 阅读全文
posted @ 2010-12-04 14:40 zxl2431 阅读(1141) 评论(0) 推荐(1) 编辑