摘要： Verilog语言中的任何过程模块都从属于以下4中结构的说明语句：　　(1): initial说明语句；　　(2): always说明语句；　　(3): task说明语句；　　(4): function说明语句；　　每个initial和always说明语句在仿真的一开始同时立即开始执行。　　[代码]　　在这个例子中用initial语句在仿真时对各变量进行初始化，注意这个初始化的过程不需要任何仿真时... 阅读全文