摘要: `timescale 1ns/1ps module tb_top (); reg clk ; //10MHz reg i_adc_dout1 ; reg i_adc_dout2 ; wire o_cnvst_n ; wire o_sclk ; wire tx ; reg [13:0] adc_i [ 阅读全文
posted @ 2021-08-05 10:04 最浪三叔 阅读(229) 评论(0) 推荐(0) 编辑