摘要：
转自CSDN：https://blog.csdn.net/u010037269/article/details/123849779 对于CAN总线协议及其时序，讲解非常清楚，点赞，学习。 阅读全文
摘要：
转载自：Vivado使用技巧（29）：约束功能概述_FPGADesigner的博客-CSDN博客_vivado约束 阅读全文
摘要：
一、quartus仿真（带rom） 1、rtl级仿真 rtl级仿真的输入为 RTL文件，rom ip的初始化文件为 mif文件。故从quartus中启动RTL级仿真时，rom ip使用mif文件初始化是可以的。 2、门级网表仿真 门级网表仿真的输入为综合后的网表文件，rom ip的初始化文件为hex 阅读全文
摘要：
一、硬件设计 1、DDR3颗粒一侧，控制线、地址线线序不能交换； 2、DDR3颗粒一侧，数据线可随意交换； 3、FPGA一侧，控制线、地址线、数据线均有专用引脚，需全部按要求连接。 这样一是为了硬件布线能通，二是保证了FPGA分配引脚时不会乱，按照专用引脚规定的分配即可。 如此设计，FPGA写DDR 阅读全文
摘要：
`timescale 1ns/1ps module tb_top (); reg clk ; //10MHz reg i_adc_dout1 ; reg i_adc_dout2 ; wire o_cnvst_n ; wire o_sclk ; wire tx ; reg [13:0] adc_i [ 阅读全文
摘要：
clear;close all;clc; % 读取数据txt（任意进制、整型、浮点型）fileID1 = fopen('D:\设计文档\dataset1_I.txt','r');[dat_i]=textscan(fileID1,'%f');fclose(fileID1); fileID2 = fop 阅读全文
摘要：
*****该文档为了说明FIR滤波器，IIR滤波器的原理，数学含义，设计方法***** 一、原理 1）FIR有限冲击响应，IIR无限冲击响应。前者无反馈，只与当前和历史输入有关， 后者有反馈，不仅与当前和历史输入有关，还与历史输出有关。FIR输出相位线性， 设计简单，但是阶数更高;IIR输出相位不线 阅读全文
摘要：
https://blog.csdn.net/Times_poem/article/details/51398468 他山之石，可以攻玉。关于乒乓操作的分析讲解非常到位，学习了。 阅读全文
摘要：
对于FPGA内部的复位，之前一直比较迷，这两天仔细研究官方数据手册，解开了心中的诸多疑惑，感觉自己又进步了呢..... 原创不易，转载请转原文，注明出处，谢谢。 一、关于POR（Power-On Reset ） FPGA在上电工作时，会先进入复位模式，将所有RAM位清除，并通过内部弱上拉电阻将用户I 阅读全文
摘要：
之前的项目中更多的是有师兄提供经验和帮助，追求的是快速上手，所以不管对于硬件电路设计，还是verilog电路编程，甚至是FPGA内部的资源，都没来得及系统地学习，最近在做算法到电路的实现，正好系统学习，将感悟记于此，如有错误，欢迎指出、讨论。 原创不易，转载请转原文，注明出处，谢谢。 一、关于时钟引 阅读全文