2021年2月24日
Verilog-实现时钟分频（1KHZ、奇、偶分频，占空比为50%）
摘要： 一、将系统时钟50MHZ分为占空比为50%的1khz时钟 本篇文章使用Xilinx公司的ISE软件 1. 频率：1HZ 周期为1/1HZ=1s。按照这个计算公式计算出频率为1khz的周期为1ms 2. 因为占空比为50%，在写代码时需要一个0.5ms的计数器 PS: 占空比：占空比是指在一个脉冲循环 阅读全文
posted @ 2021-02-24 20:18 anzg256 阅读(2049) 评论(0) 推荐(0) 编辑