时钟体系

框图

系统框图

时钟框图

概述

• FCLK 是提供给 ARM920T 的时钟

• HCLK 是提供给用于 ARM920T，存储器控制器，中断控制器，LCD 控制器，DMA 和 USB 主机模块的 AHB
  总线的时钟。

• PCLK 是提供给用于外设如 WDT，IIS，I2C，PWM 定时器，MMC/SD 接口，ADC，UART，GPIO，RTC ,SPI 的 APB 总线的时钟。

• Fclk 最高 400MHz，Hclk 最高 136MHz，Pclk 最高 68MHz

从时钟框图可以看出，时钟的产生如下:

MPLL框图

控制逻辑

1. 硬件选择时钟源OM，（外部时钟/晶振） 
2. 设置CLKDIVN，也就是分频系数（HDIV,PDIV）,注意分频后的时钟范围
	Fclk 最高 400MHz，Hclk 最高 136MHz，Pclk 最高 68MHz
3. 如果 HDIVN 不为 0，CPU 总线模式应该使用以下指令使其从快总线模式改变为异步总线模式
	MMU_SetAsyncBusMode
    MRC p15, 0, r0, c1, c0, 0
    ORR r0, r0, #R1_nF:OR:R1_iA  //r0寄存器的30，31位置“1”的一条伪代码
    							 //#R1_nF:OR:R1_iA 就是 #0xc0000000的意思
    MCR p15, 0, r0, c1, c0, 0
    参考http://blog.chinaunix.net/uid-26404697-id-3166492.html
4. 设置PMS,也就是设置MPLL（设置时必须先设置UPLL,再设置MPLL） 
	先设置等待稳定时间
	Mpll = ( 2 × m × Fin ) / ( p × 2s )
	m = M（分频器 M 的值）+ 8, p = P（分频器 P 的值）+ 2

• 当配
  置了 PLL 为一个新频率值时，时钟控制逻辑先禁止 FCLK，直至使用 PLL 锁定时间使 PLL 稳定输出。时钟控制逻
  辑在上电复位时和从掉电模式中唤醒时同样是激活的。

• 先上电,RST等待一段时间后输出高，然后FCLK采自晶振,然后cpu等到复位脚电平为1后开始启动,配置pll,在锁存时间内cpu停止。当pll稳定后,FCLK更新为PLL,cpu继续执行

  

程序控制

• JZ2440开发板外部晶振为12M

• 令FCLK=400M,HCLK=100M,PCLK=50M,也就是HCLK=1/4FCLK,PCLK=1/2HCLK

  参考表如下

  	/* 设置MPLLCON(0x4C000004) = (92<<12)|(1<<4)|(1<<0) 
  	 *  m = MDIV+8 = 92+8=100
  	 *  p = PDIV+2 = 1+2 = 3
  	 *  s = SDIV = 1
  	 *  FCLK = 2*m*Fin/(p*2^s) = 2*100*12/(3*2^1)=400M
  	 */
  

  

	/* 设置等待时间 */
	/* LOCKTIME(0x4C000000) = 0xFFFFFFFF */
	
	/* 设置MPLL, FCLK : HCLK : PCLK = 400m : 100m : 50m */
	ldr r0, =0x4C000000
	ldr r1, =0xFFFFFFFF
	str r1, [r0]

	/* CLKDIVN(0x4C000014) = 0X5, tFCLK:tHCLK:tPCLK = 1:4:8  */
	ldr r0, =0x4C000014
	ldr r1, =0x5
	str r1, [r0]

	/* 设置CPU工作于异步模式 */
	mrc p15,0,r0,c1,c0,0
	orr r0,r0,#0xc0000000   //R1_nF:OR:R1_iA
	mcr p15,0,r0,c1,c0,0

	/* 设置MPLLCON(0x4C000004) = (92<<12)|(1<<4)|(1<<0) 
	 *  m = MDIV+8 = 92+8=100
	 *  p = PDIV+2 = 1+2 = 3
	 *  s = SDIV = 1
	 *  FCLK = 2*m*Fin/(p*2^s) = 2*100*12/(3*2^1)=400M
	 */
	ldr r0, =0x4C000004
	ldr r1, =(92<<12)|(1<<4)|(1<<0)
	str r1, [r0]

	/* 一旦设置PLL, 就会锁定lock time直到PLL输出稳定
	 * 然后CPU工作于新的频率FCLK
	 */