摘要: 用状态机思想编写的verilog代码生成状态机图会很方便检查和调试,quartus好像可以直接生成,ISE不行,需要用modelsim,步骤如下。 右键单击Simulate Behavioral Model,选择Process Properties。然后把Property display level 阅读全文
posted @ 2018-09-06 12:34 zhoulei888 阅读(1475) 评论(0) 推荐(0) 编辑