摘要： 来源：http://www.cnblogs.com/wangzhiyu811/archive/2011/07/12/2103528.html自从进入2011年9月以来，全国高校就开始迎来一年一度的校园招聘高峰，教育部规定，招聘企业最早可以进校园招聘的时间为11月20日，但很多企业纷纷提早进入各大高校“争夺”人才，越来越多的用人单位主动错开招聘高峰，尽量避免与同行企业出现“撞车”，这些因素导致名校校园招聘高峰期提前到来。用一家媒体的话来说，2011届毕业生就业形势---很给力。 但这些企业给出的Offer够不够给力呢?我们一起来看一下截止目前为止搜集到的2011年最新企业offer(待遇)比较吧 阅读全文

摘要： 来源：流程(Verilog/Modelsim+Debussy) http://www.eetop.cn/blog/html/39/162539-25309.html来源：http://xucraft.blog.163.com/blog/static/105715340200982455226272/?fromdm&fromSearch&isFromSearchEngine=yesModelSim+Debussy仿真（Verilog）2009-09-24 17:52:26|分类： 默认分类 |标签： |字号大中小订阅利用ModelSim进行仿真，用Debussy查看仿真波形。De 阅读全文

摘要： 来源： http://wenku.baidu.com/view/53681cf24693daef5ef73dc1.html在这个论坛中我学到了很多东西，所以总结点东西做为回报。大家是不是被modelsim折磨的死去活来呢？是不是觉得在没有人指点下，学习modelsim就象是黑暗中摸索，everyting is black!.如果我们能直接在quartus中调用modelsim那么我们就可以直接得到我们的仿真波形，不用在modelsim 中建立工程，加入文件，编译，加载波形，运行等等烦琐的工序，而且后仿的时候还经常会出现找不到库的情况，这对出学者来说更是郁闷的要死。直接调用可以进行rtl级仿真和 阅读全文

摘要： 来源：http://keendawn.blog.163.com/blog/static/88880743200981555632273/这个人也喜欢海贼王，跟我一样哈，呵呵....ModelSim+Synplify+Quartus的Altera FPGA的仿真与验证2009-09-15 18:12:39|分类： FPGA相关 |标签： |字号大中小订阅 软件要求：ModelSimSE、SynplifyPro、QuartusII适用人群：初学者源代码：mux4_to_1.v 工作内容:1、设计一个多路选择器，利用ModelSimSE做功能仿真；2、利用SynplifyPro进行综合，生成xxx. 阅读全文

摘要： 来源：http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.html Quartus II调用modelsim无缝仿真 来源：http://bbs.ednchina.com/BLOG_ARTICLE_1988820.HTM 问题：Quart 阅读全文

摘要： 来源：http://dahaijiangtao.blog.163.com/blog/static/3420639320102304728785/?fromdm&fromSearch&isFromSearchEngine=yes本文引用自cwsxaut《利用ModelSim进行的功能仿真，综合后仿真，时序仿真》cwsxaut 的 利用ModelSim进行的功能仿真，综合后仿真，时序仿真利用ModelSim进行的功能仿真，综合后仿真，时序仿真功能仿真，就是在理想状态下(不考虑延迟)，验证电路的功能是否符合设计的要求。功能仿真需要：1.TestBench或者其他形式的输入激励2.设计 阅读全文

摘要： 来源：http://waxman.ycool.com/post.1804338.htmlVHDL配置（Configuration）语句描述层与层之间的连接关系以及实体与构造体之间的对应关系。设计者可以利用这种配置语句来选择不同的构造体，使其与要设计的实体相对应。在仿真某一个实体时，可以利用配置来选择不同的构造体，进行性能对比试验，以得到性能最佳的构造体。最简单的配置语句，结构如下：CONFIGURATION 配置名 OF 实体名 IS FOR 为实体选配的构造体名 END FOR；END 配置名；举例说明：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use 阅读全文

摘要： 来源：http://blog.ednchina.com/jlx_cuc/1993759/Message.aspx大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。下面以一个8bit计数器为例子给出个简单的testbe 阅读全文

摘要： 来源1：http://blog.ednchina.com/gujunyi6688/1394108/message.aspx#来源2：http://blogold.chinaunix.net/u1/56932/showart_2358885.html 目前大多数FPGA都有内嵌的块RAM(Block RAM)，可以将其灵活地配置成单端口RAM(DPRAM，Single Port RAM)、双端口RAM(DPRAM，Double Ports RAM)、伪双端口RAM(Pseudo DPRAM)、CAM(Content Addressable Memory)、FIFO等常用存储结构。FPGA中其实并 阅读全文

摘要： 来源：http://diybbs.zol.com.cn/2/282_13309.htmlRijndael ！！！ 高级加密标准（Advanced Encryption Standard，AES） 高级加密标准（Advanced Encryption Standard，AES），在密码学中又称Rijndael加密法，是美国联邦政府采用的一种区块加密标准。这个标准用来替代原先的DES，已经被多方分析且广为全世界所使用。经过五年的甄选流程，高级加密标准由美国国家标准与技术研究院（NIST）于2001年11月26日发布于FIPS PUB 197，并在2002年5月26日成为有效的标准。2006年，高级 阅读全文