摘要： 2015-07-20 18:40:32周一来源：http://oldhippo.blog.163.com/blog/static/786507720104944722637/笔记本屏EDID数据疑难详解来源：http://wenku.baidu.com/link?url=qnbGzmYXY0VibP... 阅读全文

摘要： http://bbs.ylmf.net/forum.php?mod=viewthread&tid=1022804Re:液晶显示器屏幕刷新频率有60Hz 和75Hz，有什么区别吗？CRT为75的好，LCD为60的好。在不影响视觉的情况下，刷新频率越低越好http://bak1.beareyes.com.cn/2/lib/200202/14/20020214006.htm场频(Vertical Scanning Frequency)：又称为“垂直扫描频率”，指每秒钟屏幕刷新的次数，以 Hz（赫兹）为单位。早期显示器通常支持 60Hz 的扫描频率，但是不久以后的调查表明，仍然有 5% 的人在 阅读全文

摘要： 基于FPGA内部的FIFO设计来源：http://www.dzsc.com/data/html/2008-9-16/69183.html 在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时序。在Xilinx中的某些高端器件是内置的FIFO控制器，在coregen中可以直接产生这的硬FIFO控制器， 强烈建议能够使用硬的HFO控制器的场合，直接的好处足节省逻辑资源和提高逻辑速度，对于绝大部分的HFO设计，推荐使用Xilinx coregm产生。这样可以保证功能正确，对于需要定制FIFO控制器的场合请小心。2012-09-06 周四 晴　程文.. 阅读全文

摘要： 来源：ISE使用指南http://wenku.baidu.com/view/e15629f90242a8956bece47e.htmlEDA/PLD：使用时序分析器mmic.net.cn/data/2/6819.htmlISE较详细的设计流程http://lionheart117.blog.sohu.com/80925702.html 阅读全文

摘要： 2013-12-16 14:09:58周一http://hi.baidu.com/renmeman/item/fff4b3145c38e97f2a3e22de1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim 阅读全文

摘要： 如何仿真IP核（建立modelsim仿真库完整解析）来源：http://www.ednchina.com/ART_49023_19_0_AN_7116cf44.HTMIP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入 阅读全文

摘要： 参考来源：TB-6S-LX150T-IMG2_HWUserManual_1.02e.pdf1、文档描述（类似摘要）本文档介绍了LVDS数据传输参考设计，使用的载体有TB--6S-LX150T IMG2载体板和TB-FMCL-LVDS FPGA夹层板。2、设计环境（开发平台和环境介绍）（1）芯片的选择：Device : XC6SLX150T (Spartan6 FPGA)Speed Grade : -3Package : FGG900（2）开发板：TB-6S-LX150T-IMG2和TB-FMCL-LVDS（3）开发环境：ISE12.4 (Windows XP 32-bit)（4）硬件描述语言： 阅读全文

摘要： 来源：http://bbs.ednchina.com/BLOG_ARTICLE_1988415.HTMhttp://hi.baidu.com/shouzhishi/blog/item/8a348bfabbc05c284e4aead6.html对于Xilinx芯片而言，LVDS与BANK的连接是有要求的。因为LVDS的输出只能布局在bank0或者bank2上，而LVDS的输入并没有这个要求。所以在看Spartan6板子上的布局时，发现CN3插槽有连接到bank0但主要还是连接到bank3上。而CN4全部连接到bank3所以只能作为LVDS的输入部分。而CN5全部连接到bank0上，所以即可以作为 阅读全文

摘要： 来源：http://bbs.ednchina.com/BLOG_ARTICLE_202521.HTMhttp://bbs.ednchina.com/BLOG_ARTICLE_1988301.HTM http://bbs.ednchina.com/BLOG_ARTICLE_1988301.HTM近段时间需要学习电视行业的视频处理，首先了解一下LVDS的基本知识：在FPGA的前端是MSTAR机芯，信号传输采用LVDS形式。在电视行业LVDS一般分两种传输方式：10bit与8bit(指RGB)，编码方式分JEIDA与VESA方式。在10bit传输时一组时钟5组数据(5+1)，8bit传输时一组时钟4 阅读全文

摘要： 来源：http://bbs.yingjiesheng.com/thread-57047-1-1.html数字部分1、同步电路和异步电路的区别是什么？答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态 阅读全文