zlh840 - 博客园

[转帖]Verilog的语法及generate使用

摘要： verilog 单独文件调用 include来源：http://www.cnblogs.com/surpassal/archive/2012/05/31/2527931.htmlVerilog中可以使用预处理命令 `include "文件名" 来包含新文件。`include "文件名"的位置需要在 ... 阅读全文

posted @ 2012-09-26 16:29 zlh840 阅读(5158) 评论(1) 推荐(0) 编辑

[笔记] 4K2K_FRC中LVDS方案

该文被密码保护。阅读全文

posted @ 2012-09-25 17:50 zlh840 阅读(168) 评论(0) 推荐(0) 编辑

[笔记] systemverilog学习笔录

摘要： 2015-08-20 周四晴http://blog.chinaaet.com/detail/40060SystemVerilog中包含并发断言和即时断言两种类型的断言。所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算，它可以在模块、接口、过程块或程序中定义。这里有一点是需要声明的，对... 阅读全文

posted @ 2012-09-21 11:31 zlh840 阅读(6158) 评论(0) 推荐(0) 编辑

摘要： 1、http://www.amazon.cn/SystemVerilog%E9%AA%8C%E8%AF%81-%E5%85%8B%E9%87%8C%E6%96%AF%C2%B7%E6%96%AF%E7%9A%AE%E5%B0%94/dp/B002OV00SU/ref=sr_1_1?ie=UTF8&qid=1348137554&sr=8-1SystemVerilog验证(原书第2版) [平装]~ 克里斯·斯皮尔 (作者), 张春 (译者), 麦宋平 (译者), 赵益新 (译者)也叫如下名称：http://product.china-pub.com/47881System 阅读全文

posted @ 2012-09-20 19:30 zlh840 阅读(966) 评论(0) 推荐(0) 编辑

[笔记]8组LVDS_TX和LVDS_RX的调试心得

摘要： 2014-04-02 13:55:22周三DownScaling记录：RX：FHD120,UHD30,UHD60。每组LVDS的输出是480X1080X4, 960X2160X4, 480X2160X8TX：FHD120,FHD30,FHD60。每组LVDS的输出是480X1080X2, 1920X1080X1, 960X1080X2当RX-FHD120进行无FRC处理得到TX-FHD60时，输出的是960X540X2，叫540P半屏是一帧。FPGA的LVDS OUT接6509屏时，要注意输出线上要有12V的电压，TCON打开后才能显示。FPGA板子C与E的8个LED灯位置不一致。当不知道R 阅读全文

posted @ 2012-09-13 20:57 zlh840 阅读(10987) 评论(3) 推荐(0) 编辑

[笔记]Altera中FIFO

摘要： Quartus II对于已经编译过的工程进行仿真。在结束modelsimSE仿真时，若代码未改变，你又重新进行仿真时，软件会对整个工程再次编译一次。wenfan提醒了下，我才知道是软件上可以设置未改动下，工程就不会再次编译了。方法是Assignments-->Settings...-->Compilation Process Settings-->将Use smart compilation勾上。来源：http://www.cnblogs.com/oomusou/archive/2009/02/17/modelsim_megafunction.html真无双老师关于DCFIF 阅读全文

posted @ 2012-09-06 21:44 zlh840 阅读(1973) 评论(0) 推荐(0) 编辑

[笔记]ALTLVDS_TX和ALTLVDS_RX及Modelsim使用技巧

摘要： LVDS OUTPUT只能锁定在BANK0或者BANK2上，而LVDS INPUT无此要求。由于在仿真ALTLVDS_RX中发现信号线rx_dpa_locked并没有锁住。后来发现是我初始化出错了。在洪鸿榕的调试下，我学到了modelsim中用字母I、O可以放大和缩小波形，在输入信号端口上右击可以强制对输入信号进行赋值，这样可以不受testbench的影响（要能灵活应用，GOOD！）。在《ug_altlvds.pdf》文档中第36/105页中语句1如图1所示，再结合第38/105页初始化步骤（程序的步骤就要严格按照这个来写，所以一定要吃透并理顺），可以发现我自己对信号rx_fifo_reset 阅读全文

posted @ 2012-09-05 14:51 zlh840 阅读(5398) 评论(0) 推荐(0) 编辑

[转帖]Quartus II中FPGA的管脚分配保存方法

摘要：来源：http://www.cnblogs.com/sunev/archive/2012/03/10/2388705.html来源：http://www.61ic.com/FPGA/Altera/201104/32026.htmlQuartus II中FPGA的管脚分配保存方法Quartus II中FPGA的管脚分配保存方法一、摘要将Quartus II中FPGA管脚的分配及保存方法做一个汇总。二、管脚分配方法 FPGA 的管脚分配，除了在QII软件中，选择“Assignments ->Pin”标签（或者点击按钮），打开Pin Planner，分配管脚外，还有以下2种方法。方法一：I 阅读全文

posted @ 2012-09-04 20:00 zlh840 阅读(480) 评论(0) 推荐(0) 编辑

[笔记]ALTERA_PLL_test(QuartusII12.0+ModelsimSE6.6b)

摘要：问题一：QuartusII12.0仿真不能用的原因是没安装补丁，后面将补丁安装上但发现其配套的Modelsim_altera有些库没更新上，也要对Modelsim_altera安装相应的补丁，于是我下载并准备安装，但安装出现路径问题，不管选择哪个都不行，不明白为什么？跟http://zhidao.baidu.com/question/351969129.html这个人说的一样。问题二：工具调用问题：采用QuartusII12.0调用ModelsimSE6.6b需要做到以下几点：首先在QuartusII12.0中将ArriaV所需的库都编译到ModelsimSE6.6b中，方法一：Tool--& 阅读全文

posted @ 2012-08-29 14:07 zlh840 阅读(1426) 评论(0) 推荐(0) 编辑

[笔记] 输入信号的边沿检测

摘要：上升沿检测，下降沿检测，及电平变化检测的方法可以用下面介绍的来实现。在程序中经常用到，要做到灵活地应用！！！如果两个数据进行比较时，并没有同步且出现相差1个或者2个时钟就可以同步的情况，我们将快的数据通过寄存器缓冲下就可以了，以实现同步比较。遇到将电平变成脉冲的情况是将flag_level电平经过一个寄存器缓存下得到flag_level_r，然后assign flag_pulse=flag_level ^ flag_level_r;就可以得到脉冲flag_pulse。如果遇到将脉冲变成电平的情况是可以采用如下方式。－－－－－－－wenfan程序中常用到。　assign DE_Test_Resu 阅读全文

posted @ 2012-08-25 09:48 zlh840 阅读(735) 评论(0) 推荐(0) 编辑