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2012年12月6日

[笔记]Altera中DDR3设计

摘要: DDR3频率自适应 FRC理解!参考来源:http://www.cnblogs.com/TFH-FPGA/archive/2012/08/31/2665759.html转帖注意:uniphy:IP核设置步骤:Memory clock frequency:给DDR的时钟频率1、对FPGA PHY设置PLL reference clock frequency:FPGA时钟引脚输入的时钟,供DDR的PLL使用时钟频率(关键设置)。工程用27MHZFull or half rate on Avalon-MM interface: FULL---verilog逻辑部分数据位宽X2,速度/2,,达到了降频 阅读全文

posted @ 2012-12-06 15:31 zlh840 阅读(16304) 评论(0) 推荐(0) 编辑

2012年11月28日

[转帖]DDR3的学习

摘要: 来源:http://blog.chinaaet.com/yuwoo/p/5100018567 FPGA器件预布线,以及ddr3调试问题汇总与总结 2019年1月17日星期四 DDR3的速率是800MHZ(由FPGA 7A200TFFG1156-1限制,DDR3实际是1600MHZ),DDR3的位宽是 阅读全文

posted @ 2012-11-28 16:49 zlh840 阅读(7281) 评论(0) 推荐(0) 编辑

[转载]FPGA/CPLD重要设计思想及工程应用(时序及同步设计)

摘要: 来源:http://www.eetop.cn/blog/html/11/317611-13412.html数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错.第二, 时钟信号通常是... 阅读全文

posted @ 2012-11-28 10:41 zlh840 阅读(469) 评论(0) 推荐(0) 编辑

2012年11月26日

[转帖]状态机的编码

摘要: 来源:http://hi.baidu.com/zjh20tz/item/8acc58f613a14dd042c36a03关于状态机的编码(独热码和格雷码)在设计状态机时有几种状态编码方法:二进制,格雷码(gray)和独热码(one hot code)。他们各有各的优点。 独热格雷 二进制 4'b0001 2'b00 2‘b00 4'b0010 2'b01 2’b01 4'b0100 2'b11 2‘b10 4'b1000 2'b10 2’b11one hot,独热嘛,一看就明白,就是只有一位是高电平。独热码使用的触发器较多,但可减 阅读全文

posted @ 2012-11-26 10:15 zlh840 阅读(689) 评论(0) 推荐(1) 编辑

2012年11月20日

[笔记] FPGA的发展

摘要: 来源:http://forms.xilinx.com/ats/msg.aspx?sg1=015ebcebcb38f4a17e698a2e1205bed1#5299在 Zynq™-7000 All Programmable SoC 上用 C 代码实现协处理加速器赛灵思开发出了许多类型的可编程技术,从逻辑和IO、软件可编程ARM 处理系统、3D-IC、模拟混合信号(AMS)、系统到IC 设计工具以及IP 等,然后集成到”All-Programmable”器件中。工程师可用Vivado 工具解决集成和实现方面存在的诸多生产力瓶颈问题。优化性能、功耗和资源利用。可支持SystemVerilog、SDC 阅读全文

posted @ 2012-11-20 09:05 zlh840 阅读(430) 评论(0) 推荐(1) 编辑

2012年11月14日

[笔记]FPGA书籍 及 [转帖]FPGA路在何方

摘要: 2012-11-19 周一 晴http://bbs.ednchina.com/BLOG_ARTICLE_64223.HTM FPGA路在何方 硬件搭台子,算法唱戏。 单片机,嵌入式,DSP,FPGA,PCB,说小了是工具,是技能,说大了是解决方案,单片机从CISC到RISC,裸奔的程序到小巧的OS,ARM能架Linux,WinCE到VxWorks,DSP的VLIW体系结构,FPGA的RTL(除非做IC,否则到不了晶体管建模)建模,PCB的模拟,射频以及SI,PI,这些东西单拿出来,还真未必说能有前途,一个啥都不会的,培训3个月,就能做RTL的逻辑设计了,我个人认为还是要上升到系统,我要做一个H 阅读全文

posted @ 2012-11-14 15:49 zlh840 阅读(332) 评论(0) 推荐(0) 编辑

2012年11月6日

[转帖]活用Quartus II内置模板,快速输入HDL代码、TimeQuset束缚及tcl语句等

摘要: 在看Dolby公司的工程师编写的VHDL代码时,发现他们将工程及其子模块全部放在同一个文件中,刚开始看得我头晕晕的,后来发现可以通过顶层实体进行查看其RTL视图,从而理清各个模块间的关系。方法如下:Project Navigator-->Hierarchy-->Entity-->在顶层文件上右击-->Locate-->Locate in RTL'Viewer。就可以打开RTL视图了。太牛了。此外SDC约束文件可以加载多个。LVDS的TX和RX数据和时钟引脚都必须进行约束,且RX数据和时钟引脚还得加上差分约束,具体如下所示:此外更重要的一点是输入时钟尤其是差 阅读全文

posted @ 2012-11-06 19:30 zlh840 阅读(1514) 评论(1) 推荐(0) 编辑

2012年10月22日

[转帖]SignalTapII学习和POF及JIC文件生成

摘要: SignalTapII来源:http://hi.baidu.com/darius999/item/94f2ccf5a9e84fd06325d2d0http://space.ednchina.com/ewebeditor/uploadfile/20110729215647222.pdf Altare English PDFPOF文件生成设置:http://bbs.eetop.cn/thread-280891-1-1.html方法:QuartusII--->“Assignments/Device”--->“Device anf Pin Option/Configuration”---& 阅读全文

posted @ 2012-10-22 19:38 zlh840 阅读(978) 评论(0) 推荐(0) 编辑

2012年10月17日

[笔记]Test Plan的编写 及 程序开头注释

摘要: //////////////////////////////////////////////////////////////////////////////////// Company: TPV Display Technology (Xiamen) Co.,Ltd.// Engineer:zlh840// Create Date: 14:22 20/10/2012 Time D/M/Y// Design Name: a5_4k2k_frc// Module Name: source_gen2_8g// Project Name: a5_4k2k_frc// Target Devices: 5 阅读全文

posted @ 2012-10-17 10:17 zlh840 阅读(517) 评论(0) 推荐(0) 编辑

2012年10月12日

[笔记]VI编辑器的学习

摘要: 来源:http://team.youthol.cn/?p=4532013-03-22 09:20:00在Vim中利用替换功能就可以将“^M”都删掉,键入如下替换命令行::% s/\r//g 就可以类似的“||”都删掉,键入如下替换命令行:%s/Tab键\ \g 就可以ctrl+w两次可以切换同一窗口... 阅读全文

posted @ 2012-10-12 11:21 zlh840 阅读(721) 评论(0) 推荐(0) 编辑

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