摘要： 视频流时序参数：TABLE I. Timing informationHorizontal timing Scanline part Pixels Visible area 1024 Front porch 24 Sync pulse 136 Back porch 160 Whole line 1344Vertical timing Frame part LinesVisible area 768 Front porch 3 Sync pulse 6 Back porch 29 Whole frame 806综合报告图TABLE... 阅读全文

该文被密码保护。 阅读全文

摘要： 来源：http://www.china3-d.com/news/industry/2013-04-24/26781.html?yundunkey=125f0d92bdfab5f83d0e6aac02cf28bc81375077758_28717056 TP Vision是冠捷显示科技有限公司与飞利浦之间的电视业务合资公司。浙江大学 题目：光栅的多视点自由立体显示技术研究来源：http://wenku.baidu.com/view/58f5790303d8ce2f00662378.html题目：上海大学通信与信息系统专业优秀论文，多视点立体显示系统建模及分析来源：http://www.doc8. 阅读全文

摘要： 来源：http://bbs.eetop.cn/thread-412129-1-1.htmlchipscope analyzer中数据的显示格式是选择什么呢？signed decimal/unsigned decimal/binay/hex选择不同的显示格式，画出来的波形也是不一样的，建议楼主用signed的显示方式画一下试下太感谢啦！以前一直使用默认16进制的，改成有符号十进制果然就好了。crack在“EDA软件资源共享区”有安富利的pj，大家自己去找。lz我把子版翻了个底朝天,也没有看到你说的PJ啊，麻烦给各链接或者上传一个把！谢谢VIVADO和ISE什么关系:VIVADO是Xilinx开发 阅读全文

摘要： 任务：AmbiGlow从XILINX器件上移植到Altera器件上AmbiGlow从XILINX器件上移植到Altera器件上，要注意加法器和除法器IP核上的不同，尽量使它们输出的信号一致，这样就可以不用改程序，保持整体不变。除法器，Altera器件是可以一个时钟就算法商和余数，而Xilinx则要latency8个时钟，因此Altera需要添加使能信号使输出信号保持一致。而加法器，Altera器件采用组合逻辑实现时没有使能信号和复位信号，若用时序逻辑实现时就可以添加但结果就与Xilinx的不一样，不过后面看了仿真觉得组合逻辑缺少两个信号还是可以实现相同功能。2013-03-22 08:46:0 阅读全文

摘要： 来源：EDID使用说明 http://wenku.baidu.com/view/8f82728471fe910ef12df8f4.htmlTV OSD使用说明 http://wenku.baidu.com/view/39c9b8ca0508763231121287.htmlOSD中英文对照：http://www.doc88.com/p-997962389740.htmlhue色调, color temp色温, saturation饱和度, sharpness清晰度, brightness亮度, channel节目号, cold & warm 冷暖, fine 微调, auto scan 阅读全文

摘要： Arria V GX开发套件：The Arria V GX FPGA Starter Kit features a 5AGXB3 Engineering Sample (ES) device and a 1-year license for the Quartus® II design software.http://www.altera.com/products/devkits/altera/kit-arria-v-starter.htmlArria V GX FPGA开发套件 (DK-5AGXB3N/ES)http://www.altera.com.cn/products/dev 阅读全文

摘要： 1080P中FHD@60HZ功能实现：输入2组LVDS，输出4组LVDS，其对应的频率由74.25MHZ变成37.125MHZ。在进行合并处理时，需要注意跨时钟问题。一个系统中的所有时钟最好都是通过PLL去产生，不要以为分频就可以得到，其实FPGA最怕的就是多时钟问题，如果没处理好就麻烦了，问题也很难解决。可以用外部PLL产生LVDS中RX和TX所需的所有时钟。 阅读全文

摘要： 2013-01-09 10:44:57周三FPGA_4K2K_WW02.pptx 总结：这一周我主要是在PANEL板子上调试LVDS Format Conversion。我在modelsim上进行功能仿真时，产生的信号源比较有规律，特殊化了，因此有很多Bugs没有观察出来。后来用804A信号源进行测试时就发现该信号源DE有效行固定为2160，DE有效值固定为960，而DE有效行中无效值不固定，DE无效行的行数和个数不固定。因此DPRAM的存储方式也要做相应的变化。我是将DE有效行和DE无效行分开处理。1、数据处理模块：实现将两个时钟内的数据组合输出，需要这样处理的数据有两组。两组数据处理完后得 阅读全文

摘要： 来源：http://wenku.baidu.com/view/87ee42886529647d272852ed.htmlAvalon-MM 传输Avalon-MM 的传输定义为外设（peripheral）与Avalon-MM 总线模块间的数据传输，分为Master 端传输和Slave 端传输两类，每类传输又分为基本（fundamental）传输、流水线（pipelined）传输、突发（burst）传输，以及带有流控制（Flow control）的传输和专门针对片外端口的三态（Tri-State）传输。一个Master 端传输和一个对应的Slave 端传输即可完成两个外设通过总线模块进行的一次数 阅读全文