2012年11月28日

[转帖]DDR3的学习

摘要： 来源：http://blog.chinaaet.com/yuwoo/p/5100018567 FPGA器件预布线，以及ddr3调试问题汇总与总结 2019年1月17日星期四 DDR3的速率是800MHZ（由FPGA 7A200TFFG1156-1限制，DDR3实际是1600MHZ），DDR3的位宽是 阅读全文

posted @ 2012-11-28 16:49 zlh840 阅读(7281) 评论(0) 推荐(0) 编辑

[转载]FPGA/CPLD重要设计思想及工程应用(时序及同步设计)

摘要： 来源：http://www.eetop.cn/blog/html/11/317611-13412.html数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错.第二, 时钟信号通常是... 阅读全文

posted @ 2012-11-28 10:41 zlh840 阅读(469) 评论(0) 推荐(0) 编辑

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