[转帖]活用Quartus II内置模板,快速输入HDL代码、TimeQuset束缚及tcl语句等
摘要:
在看Dolby公司的工程师编写的VHDL代码时,发现他们将工程及其子模块全部放在同一个文件中,刚开始看得我头晕晕的,后来发现可以通过顶层实体进行查看其RTL视图,从而理清各个模块间的关系。方法如下:Project Navigator-->Hierarchy-->Entity-->在顶层文件上右击-->Locate-->Locate in RTL'Viewer。就可以打开RTL视图了。太牛了。此外SDC约束文件可以加载多个。LVDS的TX和RX数据和时钟引脚都必须进行约束,且RX数据和时钟引脚还得加上差分约束,具体如下所示:此外更重要的一点是输入时钟尤其是差 阅读全文
posted @ 2012-11-06 19:30 zlh840 阅读(1514) 评论(1) 推荐(0) 编辑