摘要： 2013-12-16 14:09:58周一http://hi.baidu.com/renmeman/item/fff4b3145c38e97f2a3e22de1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** Error: (vsim 阅读全文

摘要： 如何仿真IP核（建立modelsim仿真库完整解析）来源：http://www.ednchina.com/ART_49023_19_0_AN_7116cf44.HTMIP核生成文件：（Xilinx/Altera 同） IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入 阅读全文