摘要： 来源：http://www.eefocus.com/html/08-01/31942s.shtml第5节 Verilog 运算符Verilog 运算符Verilog自动截断或扩展赋值语句中右边的值以适应左边变量的长度。 当一个负数赋值给无符号变量如reg时，Verilog自动完成二进制补码计算。算术操作符 + 加 - 减 * 乘 / 除 % 取模 • 将负数赋值给reg或其它无符 号变量时，补码。 • 如果操作数的某一位是x或z，则结果为x • 在整数除法中，余数舍弃 • 模运算中使用第一个操作数的符号 位操作符 ~ not & and | or ^ xor ~ ^ xno... 阅读全文