[转载]VHDL的testbench的编写
摘要:
来源:http://blog.ednchina.com/jlx_cuc/1993759/Message.aspx大多数硬件设计人员对verilog的testbench比较熟悉,那是因为verilog被设计出来的目的就是为了用于测试使用,也正是因为这样verilog的语法规则才被设计得更像C语言,而verilog发展到后来却因为它更接近C语言的语法规则,设计起来更加方便,不像VHDL那也死板严密,所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的,而且它的语法严密,但我们同样可以用它来编写我们的测试文件。下面以一个8bit计数器为例子给出个简单的testbe 阅读全文
posted @ 2011-07-08 23:03 zlh840 阅读(7844) 评论(0) 推荐(0) 编辑