摘要： Verilog阻塞与非阻塞赋值使用要点越是看似简单、经常接触的。我们越是不知其所以然。这就是我写本文的原因。 阻塞和非阻塞赋值一般使用在进程中，包括always和initial进程、assign赋值等操作中。 在Verilog HDL中，描述进程的基本语句是always和initial。always过程反复执行其中的块语句，而initial过程语句只执行一次。此外，一个assign赋值语句，一个实例元件的调用也都是一个独立的进程。 进程只有两种状态，即执行状态和等待状态，一旦满足特定的条件，如敏感变量发送变化，进程即进入执行状态，执行完毕或遇到停止语句后，即停止执行，自动返回到起始语句，进入等 阅读全文

摘要： http://www.cnblogs.com/maqingbiao/archive/2010/07/27/1786187.html本例程采用加法器数乘法器实现17位有符号数相乘。参考《基于Verilog HDL 的数字系统应用设计》，王钿 ，桌兴旺 编著Code highlighting produced by Actipro CodeHighlighter (freeware)http://www.CodeHighlighter.com/-->1 module signed_mult17b_addtree (2 mul_a,3 mul_b,4 mul_out,5 clk,6 rst_n 阅读全文