摘要：
这次看的东西很简单,是(参数化模块 <中式翻译>)Parameterized Modules.http://www.asic-world.com/verilog/para_modules1.html这种东西在别的语言中也很常见c语言中就用宏,c++中使用参数模版,vhdl中使用GENERIC来达到程序在编译过程的参数化.verilog中使用还是很简单的.直接使用关键字parameter来进行声明常量在使用模块时可以对常量进行覆盖.覆盖默认常量有三种方法.1.使用defparameter2.使用#()3.使用带名字的#(),这种方法是在verilog 2001中加进来的,好处是不容易 阅读全文
