摘要：
晚上无聊,接着写第二篇吧.第一个实用的代码就用D出发器吧.很简单module d_flip(d,clk,q); input d,clk; output q; wire d,clk; reg q; always @ (posedge clk) begin q <= d; end endmodule解释如下,always想当于一直在运行,当 clk上升(posedge)时运行下面的语句`q<=d;`( 对应的VHDL语句是process(clk) begin if (clk'event and c... 阅读全文
摘要：
在大学里学的是VHDL,不知道怎么学的,上个星期无聊把书拿出来看看,还是很有感觉的,vhdl不像是一般的pc程序,是有并发代码后顺序代码的.好几个并发的代码模式感觉跟OpenMP好像啊.额 扯远了.然后我就找工具来模拟.首先想到的是Quartus II,因为大学时用的就这个,但是这个东东不仅很大,而且是收费的.虽然网上有破解版的,但是我懒得下载(o(︶︿︶)o ,太懒了).然后找与VHDL齐名verilog,首先找教程,http://www.asic-world.com/verilog/veritut.html在这个教程的http://www.asic-world.com/verilog/to 阅读全文