摘要：
assign 用于描述组合逻辑 always@(敏感事件列表) 用于描述时序逻辑 敏感事件 上升沿 posedge，下降沿 negedge，或电平 敏感事件列表中可以包含多个敏感事件，但不可以同时包括电平敏感事件和边沿敏感事件，也不可以同时包括同一个信号的上升沿和下降沿，这两个事件可以合并为一个电平 阅读全文
摘要：
wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认为1位wire类型。专门指定出wire类型，可能是多位或为使程序易读。wire只能被assign连续赋值，reg只能在initial和always中赋值。wire使用在连续赋值语句中，而 阅读全文
摘要：
1 整数、实数和时间寄存器类型 整数是一种通用的寄存器数据类型，用于对数量进行操作，使用integer进行声明。 integer counter; //一般用途的变量用作计数器 initial counter = -1; //把-1存储到寄存器中 实数：实常量和实数寄存器数据类型使用关键字real来 阅读全文
摘要：
1 Verilog是大小写相关的，其中的关键字全部为小写。 2 空白符由空格、制表符、和换行符组成。 3 单行注释以“//”开始，verilog将忽略此处到行尾的内容。多行注释以“”结束。多行注释不允许嵌套 4 操作符有三种：单目操作符、双目操作符和三目操作符。 5 数字声明 Verilog中有两种 阅读全文
摘要：
关键字 含义module 模块开始定义input 输入端口定义output 输出端口定义inout 双向端口定义parameter 信号的参数定义wire wire信号定义reg reg信号定义always 产生reg信号语句的关键字assign 产生wire信号语句的关键字begin 语句的起始标 阅读全文