摘要： 前言：wire，assign，reg本来就是verilog中很容易搞混的东西，我就在下面说说我的理解。 一直都没有搞懂verilog里面的wire的作用，一直都没怎么用到，所以也就是混着混着过着。最近在做自己毕业设计，要用到Verilog，所以又把这些东西捡起来，今年在写一段程序时，在两个模块之间连线的时候出现了问题，在网上找到一个程序，仔细研究了下顶层，终于把这个东西看明白了。故贴出来和大家... 阅读全文