FPGA Player

摘要： DDR4是JEDEC组织关于DRAM器件的下一代标准。DDR4主要是针对需要高带宽低功耗的场合。这些需求导致了DDR4芯片引入了一些新的特点，这些新的特点，导致在系统设计中，引入一些新的设计需求。 DDR4的I/O架构称为PSOD（Pseudo Open Drain），这个新的设计，将会带来接收端功 阅读全文

摘要： DDR3 由排（Rank）,体（Bank），行（Row）,列（Column）组成的四维结构。 Arria10是第一批支持ddr4的altera Arria10与老器件相比的新结构 （1） 更多的硬（核）件资源 硬phy 用于校准的硬Nios II处理器 一些协议还有硬核控制器 （2） 专门的硬件资源 阅读全文

摘要： 为激活命令提 供行地址，为读、写命令地址输入：提供列地址，也为模式寄存器设 置提供操作码，A[16]只用于8Gb和16Gb，A[17]只用于16Gb，另外 (A10/AP, A12/BC_n, WE_n/A14, CAS_n/A15, RAS_n/A16还有一些别 的功能） 自预充电（Auto pr 阅读全文

摘要： 图中虚线是自动跳转，实线是通过发送命令才能跳转的。 下面是框中对应的命令。 ACT = ACTIVATE MPR = Multipurpose register MRS = Mode register set PDE = Power-down entry PDX = Power-down exit 阅读全文

摘要： IFCLK应该是clkout，与数据同步 flagd就是就是slcs FPGA的系统时钟用FX2LP的clkout时钟，个人觉得关键点在时钟是48M,别的异步时钟也是可以的。 模式配置 使用的模式是从设备FIFO。 从设备FIFO下的寄存器配置 FPGA代码架构 FPGA 代码的主要功能是监控从设备 阅读全文

摘要： CONF_DONE信号是一个双向信号并且是Open-Drain。在配置过程中和配置之前作为输出，且为低电平。配置完成之后CONF_DONE作为输入脚，因为Open-Drain，所以必须由外部拉高，但二极管压降比较大，很可能造成CONF_DONE不能拉高。 阅读全文

摘要： 在把FPGA器件从480修改成270时DDR4报错： Error (16383): Silicon revision parameter for the following EMIF/PHYLite atoms do not match the silicon revision of the cur 阅读全文

摘要： 3、 VIP CVI CVO <!--5f39ae17-8c62-4a45-bc43-b32064c9388a:W3siYmxvY2tUeXBlIjoiaW1hZ2UiLCJzdHlsZXMiOnsiaGVpZ2h0IjozODUsImFsaWduIjoibGVmdCIsIndpZHRoIjpudW 阅读全文

摘要： 当时的想法是，Fb输出是4K的画面，那Scaler2可以实现4K与1080p之间的缩放，这样mixer输出就是固定的4K画面。但有一点想不明白了，那就是mixer输出画面的 帧率是多少？ 其实不管Scaler输出多少帧率，Fb的三缓存模式是可以实现帧率转换的，只要CVO的vid_CLK时钟频率满足要 阅读全文

摘要： BT1120不仅支持并行传输，也定义了并行传输。详细说明可以看ITU-R BT1120，在这里只做概述和总结。 阅读全文