FPGA Player

摘要： 转自http://wenku.baidu.com/view/ea793deef8c75fbfc77db263.html?from=rec 最初接触speed grade这个概念时，很是为Altera的-6、-7、-8速度等级逆向排序的方法困惑过一段时间。不很严密地说，“序号越低，速度等级越高”这是A 阅读全文

摘要： gtx_refclk = 153.6M fiber_data_rate = gtx_refclk * 10b/ 8b* 32 =6.144GHz 这样就得到了光纤传输为6G、*10/8是因为8B10B带宽也是算在内的。 gtx_refclk 也就是gtx的参考时钟，那它的意义是什么呢？经常说在1.5 阅读全文

摘要： 用MATLAB生成的滤波器系数是可以控制增益的，一般归一化的目的是控制增益为1。滤波器的阶数由数据速率，过渡带宽、通带波纹和阴带波纹来决定， 在下图中FS,Apass,Astop固定之后，只要Fpass与Fstop两者差值一定，滤波器的阶数就是一定的。 在ALTERA的FPGA，滤波器ip支持多系数 阅读全文

摘要： 延时的方法： 1、用寄存器打一拍是常用的方法 always @( posedge clk ) begin data_dly <= data; end 2、用FIFIO，用于延时比较多的时候。 比如要延时10个周期，时钟有效时就触发写使能信号，当写入深度为10时，再触发读使能信号。 rd_en <= 阅读全文

摘要： PI3HDX1204B用于HDMI2.0 6Gpbs的中继器，它有可编程的高均衡，输出摆幅和去加重控制模式。当传输为6Gpbs时，最大的EQ是22dB. PI3HDX1240B的EQ,SW和去加重可以通过管脚和I2C两种模式控制。 PI3HDX1240B大部分的管脚都是有内部上拉的，所以如果输入为高 阅读全文

摘要： 在实现内嵌传输的过程中，笔者参考VESA的时序，也就是下图，实现了一个内嵌同步的程序，同步码放在H Back Porch与H Front Porch的后端与前端，但是在传输过程中发现接收端画面不正常。 但是本人也查不出什么错误。但是肯定的是真正的BT1120的时序是没有问题的，但我的程序确实有问题， 阅读全文

摘要： 虽然是很常用的IP，但经常用时还要看下文档，某些知识点如果能记住的话，还是可以节省很多时间的。 (1)输入输出位宽不相等 这里以输入16位数据输出为8位数据为例，写入两16位的数据，读出4个8位的数据，当位不同时，应用中要 注意读写的高低位顺序是怎样的，wrusedsw与rdusedw计数也是不一样 阅读全文

摘要： 无论是差分转单端信号还是单端信号转差分信号，都要都要用到altiobuf。而且在pin planner中要设置管脚的标准为差分的 而且要注意管脚的正负极性。 今天用FPGA做测试：把专门用于PLL的输出差分管脚上用作单端，给两个脚分别输出不同的单端时钟信号时， 时钟信号特别乱，可能是两个脚之间相互影 阅读全文

摘要： 之前碰到接收VGA时有的电脑可以有的电脑会出现画面偏移。 先来了解下数字显示器时序（DMT） DMT视频时序有四种： （1）Positive H & Positive V Syncs 行同步为正极性，场同步为正极性 （2）Negative H & Negative V Syncs 行同步为正极性，场 阅读全文

摘要： 下面是状态机的一种写法： 这个状态机在满足 h_nx_state == S_H_SYNC 和h_pre_state == S_H_FRONT_PORCH 的状态下进行状态转换。 但是实际上实现出来的效果如下面的图一样，在复位过后，状态机所有的状态都可能同时为高，状态转换根本不正常。 经过思考之后，笔 阅读全文