中国的孩子 - 博客园

Verilog中的阻塞与非阻塞

摘要：这篇文档值得阅读按说阻塞与非阻塞是Verilog中最基本的东西，也是老生常谈。但是最近看到很多程序里用到阻塞语句竟然不是很明白，说到底是从来没有自己仔细分析过。当然一般情况程序中也是推荐用非阻塞的。一般来说大家都会用以下几个例子来说明阻塞与非阻塞：大家可以参考http://www.cnblog 阅读全文

posted @ 2018-01-31 17:45 中国的孩子阅读(1005) 评论(0) 推荐(0) 编辑

视频信号分辨率与帧率检测

摘要：（1）分辨率的检测我是有看到别人提到用de信号去检测的，其实我以为，所有的检测方式都大同小异，或者万变不离其宗：检测第一行有效的像素数，检测每一帧有效的行数。个人现在处理方式是，把所有接收到的信号，无论是行场同步或者内嵌同步，都修改为行场同步，且跳变沿对齐有效数据。所以检测行内像素数目即阅读全文

posted @ 2018-01-29 14:48 中国的孩子阅读(1557) 评论(0) 推荐(0) 编辑

视频信号输入检测

摘要： 1、检测视频输入源是否有信号存在。我也没有见过别人怎样实现这个过程，但个人看法是这样的：虽然在没有输入的情况下会存在行场信号的跳变，数据也是有的，但是肯定不会符合正常的行场信号，所以开始的想法是检测输入一帧中有效的行数，如果没有输入源有效的行数应该不会与有输入源时相等，或者根本就是不正常的阅读全文

posted @ 2018-01-26 14:43 中国的孩子阅读(654) 评论(0) 推荐(0) 编辑

BT656与BT1120的区别

摘要：从ITU-R BT1120文档上可知，BT1120支持的是1080p：文档定义一帧为1 125 总行数和1 080 有效行；每行有效像素为1920图像频率60、 50、 30、 25 和 24Hz包括逐行、隔行和帧分段传输；在60、 30和24 Hz系统中，也包括这些值除以1.001的图像频率，阅读全文

posted @ 2018-01-26 11:25 中国的孩子阅读(27811) 评论(0) 推荐(0) 编辑

Arria10中PHY的时钟线结构

摘要：发送器时钟网络由发送器PLL到发送器通道，它为发送器提供两种时钟高速串行时钟——串化器的高速时钟低速并行时钟——串化器和PCS的低速时钟在绑定通道模式，串行和并行时钟都是由发送器的PLL提供给发送器通道的。在未绑定通道模式，只有串行时钟到发送器通道，并行时钟由通道内部生成。 4种类型的发送器时阅读全文

posted @ 2017-11-29 11:27 中国的孩子阅读(994) 评论(0) 推荐(0) 编辑

Arria10中的IOPLL与fPLL

摘要：最近在用Arria10。从480降到270的过程中，IOPLL出现问题，大概是说几个Bank的IOPLL已经被占用，没有空间再给别的IOPLL去适配。因为在工程中，所用的PLL多达35个之多，其中明确为自己手动例化的IOPLL为8个，DDR占用3个Bank所以也会占用3个IOPLL。一时之间不知阅读全文

posted @ 2017-11-29 11:00 中国的孩子阅读(3628) 评论(0) 推荐(0) 编辑

Nios内部RAM固化配置

摘要：选择BSP Editor->Settings ->Advanced->hal->linker，然后勾选allow_code_at_reset。当然如果勾选enable_alt_load和enable_alt_load_copy_rwdata。也是没有问题的。具体参数意思还没看。该选项就是设置片上R 阅读全文

posted @ 2017-11-27 18:47 中国的孩子阅读(1082) 评论(0) 推荐(0) 编辑

实现1sym转换成2个sym送给CVI（VGA数据）

摘要：现在用一种更简单的方式即可实现，方案二：该实现过程与方案一相比，节省了PLL和FIFO，但输出了一个vga_valid_o信号，该信号连接到CVI的vid_datavalid信号。以下是vid_datavalid信号的定义：意思是，CVI II IP核只在vid_datavalid为高电平时，阅读全文

posted @ 2017-11-08 15:48 中国的孩子阅读(397) 评论(0) 推荐(0) 编辑

生成一帧图像的行场及有效信号

摘要：阅读全文

posted @ 2017-11-08 11:36 中国的孩子阅读(940) 评论(0) 推荐(0) 编辑

embeded_2_separate_sync

摘要： 1 //如果是8位的话，只选择低8位传输 2 //因为同步码也是可以自己设置，所以把同步码设置成parameter最好 3 module embeded_2_separate_sync( 4 input clk, 5 input [15:0] din, 6 output[15:0] dout, 7 out... 阅读全文

posted @ 2017-11-07 16:30 中国的孩子阅读(382) 评论(0) 推荐(0) 编辑

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