usb_ctrl
摘要：
IFCLK应该是clkout，与数据同步 flagd就是就是slcs FPGA的系统时钟用FX2LP的clkout时钟，个人觉得关键点在时钟是48M,别的异步时钟也是可以的。 模式配置 使用的模式是从设备FIFO。 从设备FIFO下的寄存器配置 FPGA代码架构 FPGA 代码的主要功能是监控从设备 阅读全文
posted @ 2018-02-27 22:16 中国的孩子 阅读(937) 评论(0) 推荐(0) 编辑
2018年2月27日 #
调试问题集之——Max10中配置完成后程序不能运行
摘要：
CONF_DONE信号是一个双向信号并且是Open-Drain。在配置过程中和配置之前作为输出，且为低电平。配置完成之后CONF_DONE作为输入脚，因为Open-Drain，所以必须由外部拉高，但二极管压降比较大，很可能造成CONF_DONE不能拉高。 阅读全文
posted @ 2018-02-27 11:10 中国的孩子 阅读(662) 评论(1) 推荐(0) 编辑
Arria10调试问题集之——480转成270中DDR4 IP重新生成的问题
摘要：
在把FPGA器件从480修改成270时DDR4报错： Error (16383): Silicon revision parameter for the following EMIF/PHYLite atoms do not match the silicon revision of the cur 阅读全文
posted @ 2018-02-27 10:56 中国的孩子 阅读(983) 评论(0) 推荐(0) 编辑
VIP之CVI CVO
摘要：
3、 VIP CVI CVO <!--5f39ae17-8c62-4a45-bc43-b32064c9388a:W3siYmxvY2tUeXBlIjoiaW1hZ2UiLCJzdHlsZXMiOnsiaGVpZ2h0IjozODUsImFsaWduIjoibGVmdCIsIndpZHRoIjpudW 阅读全文
posted @ 2018-02-27 10:14 中国的孩子 阅读(546) 评论(0) 推荐(0) 编辑
视频缩放组合方案解析
摘要：
当时的想法是，Fb输出是4K的画面，那Scaler2可以实现4K与1080p之间的缩放，这样mixer输出就是固定的4K画面。但有一点想不明白了，那就是mixer输出画面的 帧率是多少？ 其实不管Scaler输出多少帧率，Fb的三缓存模式是可以实现帧率转换的，只要CVO的vid_CLK时钟频率满足要 阅读全文
posted @ 2018-02-27 10:04 中国的孩子 阅读(347) 评论(0) 推荐(0) 编辑