FPGA Player

摘要： module mr_rom_pll_valuemask_8bpc #( parameter NUMBER_OF_MIF_RANGE = 6, parameter ROM_DEPTH_FOR_EACH_MIF_RANGE = 7, parameter ROM_SIZE = 32, parameter 阅读全文

摘要： 这里实现了差分转单端的功能。 问题：差分信号的电平是怎样的？如果像平常一样不设置Pin Planner中的电平的话，编译会报错。 在Pin Planner中做了如下设置： `timescale 1 ns/ 1 ns; module altiobuf_ip_tb; reg datain; reg da 阅读全文

摘要： 需要添加altera_mf库，才可以仿真。 上升沿输出，把前一个时钟的数据输出来。 `timescale 1 ns/ 1 ns; module altddio_in_ip_tb; reg rst; reg clk; reg [7:0] datain; wire[7:0] dataouth; wire 阅读全文

摘要： NCO仿真要用.vo仿真模型，不能用.v文件 /***********************************************************************************/ /* /************************************* 阅读全文

摘要： 在调用CIC时发现的,明确告诉调用那些库。 CIC的设置窗口。 该CIC滤波器有两个输入一个输出。与下面的相比，同样要输出两路信号，但输出速率要高。 修改成以下的设置 设置一个接口，两个通道。 该设置下有一个输入一个输出用于处理两路信号，输出速率相对要慢。有一个out_channel信号用于指示输出 阅读全文

摘要： 今天仿真了一下lpm_clshift ip 其中din为输入的信号，sh_out为输出的信号。 以上为IP的设置。 可以看到din 的00000010 对应的step的2,一个时钟后sh_out的输出为00001000。 阅读全文

摘要： 添加altera 库 实例： 把建立lpm_mux IP时生成的.v文件lpm_mux_ip.v和编写的测试脚本文件放在一起，在modelsim中建立工程，把下面两个文件添加到工程中 直接compile ->simulation会报错 但在simulation library中添加上自己编译添加的l 阅读全文

摘要： 好久没再用过modelsim,都忘的一干二净了。刚换了份工作，又要重新拾起来，不过现在感觉modelsim的仿真其实是比较快的，很有用处。再者这么长时间老是学了忘，忘了再学，觉得真浪费时间，平时确实应该好好总结下的，关于modelsim的仿真这一次一定要系统的总结出来，顺便再练下写文档的能力。 mo 阅读全文

摘要： quarutsii调用modelsim实际是相对比较简单的。因为不需要选择要编译的库。 调用前的设置：设置调用的工具，也就是下面的Tool name,选择仿真语言，在这里选择为Verilog HDL,另外还有时间精度。时间精度是： 注意：测试脚本也要添加到工程中去的 Top level module 阅读全文

摘要： 这个一个对tx_outclock移相180度后的仿真结果。 tx_outclock的时钟沿与数据中心对齐。 tx_coreclock时钟与inclock时钟频率相等，但有相差。 阅读全文