attribute
摘要：
(verilog-2001) (*keep = 1*) wire my_reg; 最大扇出信号设置 （*maxfan = 20*）reg clk_en; 上电初始化 reg q = 1'b1; keep :确保组合逻辑不被优化 preserve:防止寄存器被优化掉。对于扇出较大的信号，可以同时定义两 阅读全文
posted @ 2014-10-24 19:08 中国的孩子 阅读(344) 评论(0) 推荐(0) 编辑