FPGA Player

摘要： 可能我不会抓紧时间，所以做事老是很慢。最近在整维特比译码过程深感自己有这样的毛病。每天会有一点进展，但是却是一天的时间，感觉别人都做起事情来很快。可能这个东西有点难，做不做得出来都不要紧，但我的想法一直都是做一件事，就要把它做好的，所以还应该打起精神开动思维去写程序调程序。在读RAM时，第一个状... 阅读全文

摘要： 串口在学校就是写过的，最近又重新写了一下，其实很简单，只是一个时序而已，在这里记下来，做个小总结，怕忘记了再查的话麻烦： 接收：接收时序是当检测 到RX引脚有下降沿产生时，即认为线路有数据传输，下降沿是接收数据的起始位，然后是8位的数据位，最后一个高电平表示结束位（或终止位），数据接收过程，按从低位 阅读全文

摘要： 今天看了点时序上的问题，拿了一个以前的程序作实验， 把上图选择为all path之后，关于保持时间的时序问题就没有了，如下图 看来时序约束还是有效的。 关于时序约束的问题我还不是懂，慢慢再看了。 阅读全文