VHDL语法
摘要:
case语句case data iswhen "000" => y y y y y y y y <= "0000000";end case;LOOP语句library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigne... 阅读全文
posted @ 2012-11-03 21:23 中国的孩子 阅读(473) 评论(0) 推荐(0) 编辑
好记性不如烂笔头
2012年11月3日 #
posted @ 2012-11-03 21:23 中国的孩子 阅读(473) 评论(0) 推荐(0) 编辑