DDR4控制笔记

 

DDR4接口

A[17:0]	input	为激活命令提 供行地址，为读、写命令地址输入：提供列地址，也为模式寄存器设 置提供操作码，A[16]只用于8Gb和16Gb，A[17]只用于16Gb，另外  (A10/AP, A12/BC_n, WE_n/A14, CAS_n/A15, RAS_n/A16还有一些别 的功能）
A10/AP	input	自预充电（Auto precharge)：在读写命令期间采样A10，决定是 否对访问的Bank在读写操作之后进行Auto Precharge，高电平表示进 行Auto Precharge，低电平表示不进行Auto Precharge。 另外PRECHARGE命令期间也会对A10进行采样，来决定是对一个（A10为 低电平）Bank进行还是对所有的Banks（A10为高电平）进行PRECHARGE， 如果选择一个，则选择的Bank由Bank组和Bank地址决定
A12/BC_n	input	突发突变（Burst chop）：在读和写命令期间对A12/BC_n进行采样， 来决定是否进行突发突变，高电平表示进行，低电平表示不进行.具体 可以查看命令真值表
ACT_n	input	命令输入(command input):ACT_n用于指示激活命令。当ACT_n（与CS_n）是低电平时，输入RAS_n/A16,CAS_n/A15, 和WE_n/A14 看作行地址用于激活命令。 当ACT_n为高电平（CS_n为低）时，RAS_n/ A16, CAS_n/A15, and WE_n/A14，用作RAS_n, CAS_n,和WE_n
BA[1:0]	input	Bank地址输入(bank address inputs):指示被ACTIVTE，READ， WRITE或者PRECHARGE命令操作的Bank。另外用作指示在MODE REGISTER SET命令期间要访问的模式寄存器
BG[1:0]	input	Bank组地址输入（Bank group address inputs）：指示被ACTIVTE， READ，WRITE或者PRECHARGE命令操作的Bank组。另外用作指示在MODE REGISTER SET命令期间要访问的模式寄存器，BG[1:0]用于x4和x8配 置，而BG[1]不用于x16配置
C0/CKE1, C1/CS1_n, C2/ODT1	input	Stack address inputs:
CK_t, CK_c，	input	时钟：差分时钟输入，所有的地址，命令和控制输入信号在CK_t和 CK_c的低电平被采样
CKE	input	时钟使能：高电平激活，低电平禁止内部时钟信号，输入缓存和输 出驱动。拉低CKE提供PRECHARGE，POWER_DOWN和SELF REFRESH操作。 CKE在读写期访问期间必须保持HIGH，
CS_n	input	片选
DM_n, UDM_n, LDM_n	input	输入数据Mask:用于写数据，DM在DQS的双沿采样，DM不支持x4配置， UDM_n用于x16的高8位，LDM_n用于x16低8位，
ODT	input	On-die termination:ODT为高电平时使能内部终端电阻到DDR4.当使 能时，ODT（Rtt)只用于x4和x8的DQ, DQS_t,DQS_c, DM_n/DBI_n/TDQS_t, 和TDQS_c信号（当TDQS功能通过模式寄存器 使能）。对于x16配置，Rtt应用于DQ, DQSU_t, DQSU_c, DQSL_t, DQSL_c, UDM_n,和 LDM_n信号，如果模式寄存器禁止Rtt,ODT脚将 被忽略。
PAR	INPUT
RAS_n/A16, CAS_n/A15, WE_n/A14	INPUT	命令输入：
RESET_n	input	低电平异步复位：
TEN	input	连通性测试模式：高电平有效，低电平无效
DQ	IO	数据输入输出 ：对于x4,x8和x16分别代表DQ[3:0],DQ[7:0]和 DQ[15:0].如果在模式寄存器中使能了写CRC，写CRC会添加在写 突发的后面
DBI_n, UDBI_n, LDBI_n	I/O	DBI输入输出：数据总线翻转。DBI_n用于x8，UDBI_n用于x16的 高8位，LDBI_n用于x16的低8位。不支持x4。通过模式寄存器可 以配置DBI用于读和写操作。
DQS_t, DQS_c, DQSU_t, DQSU_c, DQSL_t, DQSL_c,	IO	数据选通:输入用于写数据输出用于读数据。与输出数据边沿对 齐，与输入数据中心对齐，DQS用于x4，x8，DQSU用于x16高8位， DQSL用于x16低8位。DDR4只支持差分数据选通，不支持单端数据 选通道。
ALERT_n
TDQS_t, TDQS_c	output	终端数据选通道：TDQS只用于x8 DRMAs.如果在模式寄存器使能该功能，DRAM会在TDQS_t和TDQS_c使能与DQS_t和DQS_c同样 的Rtt终端电阻。当TDQS功能通过模式寄存器禁止，DM/TDQS_t脚会提供DATA MASK(DM)功能，TDQS_c脚不使用。对于x4和x16模式， 必须禁止TDQS功能。DM功能只支持x8和x16配置
ZQ	参考	外部通过240欧姆电阻连接到VssQ

 

 

 

 

Bank与Bank 组的区分

 

这是从DDR4框图中截取的一部分。该DDR总共有16个Bank，每4个Bank组成一个Bank组。

READ Buust操作

DDR4 读命令支持突发长度为BL8,BC4两种，或者OTF(实时修改BL8和BC4)。这由A12来控制

.A12 = 0 ,BC4(BC4 = burst chop)

.A12 = 1 ,BL8