连接操作符（将两个或更多表达式连接起来全并成一个表达式）

Verilog

用花括号将被连接的表达式括起来，括号中各表达式用逗号“，”分隔开来。

例

　　a = 1‘b1；

　　b = 2’b00；

　　c = 6‘b101001；

　　d = {c[5：3]， a}；%d的值为 4’b1011

　　e = {{4{d}},b};

复制符“{{}}”将一个表达式放入双重括号中，而复制因子放在第一层括号中，

用来指定复制的次数。该复制符为复制一个常量或变量提供一种简便的记法。

例：一个并串转换电路

a = 1'b1;

c = {4{a}};//c = 1111;

VHDL

连接操作符（‘&’）