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05 2024 档案
Verilog关于signed、有符号数、算数移位、$signed()的使用
摘要:Verilog关于signed、有符号数、算数移位、$signed()的使用-CSDN博客 关于signed、有符号数、算数左移、算数右移、$signed()、$unsigned()的理解。 1、signed可以和reg和wire联合使用,用于定义有符号数。在代码中使用负的十进制数赋值给有符号数,在
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posted @
2024-05-11 09:48
burlingame
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我艹, 写的真的好
--xpcfuture
2. Re:低功耗验证 (三) Verdi Power-Aware Debug简单使用
您好!请问一下那个Verdi看power map 怎么看啊,那个power下拉栏是什么意思啊?我打开Verdi没有找到这个。
--Wayer-X
3. Re:BSP和SDK的区别
非常棒
--豆包一号
4. Re:数字设计中的时钟与约束(gate)
@Summer_memories 是的...
--burlingame
5. Re:数字设计中的时钟与约束(gate)
这个说的灰常清楚鸭~
--Summer_memories
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