摘要：
1.时钟分频本身是很简单的功能，但是，课程引出了时钟域的概念，说明了时钟域太多会造成clk严重的时序问题。解决方案就是引出 flag 标志。flag属于内部变量，这样敏感列表就不需要包含额外时钟，只有clk,只有1个时钟域clk.避免时序出问题。 2.课内练习总结1秒，是10^9NS，50MHZ，周 阅读全文
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//异步复位，就是相对于clk的上升沿来说的always@(posedge clk or negedge rst_n)独热码1.自动化仿真，run.tcl,目的，精华在哪里？在于将状态吗，转化为英文单词来指示！核心语句在于：//对应状态关系virtual type {{3'b001 IDLE}{3' 阅读全文
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FPGA XILINX ISE下载代码流程： 1.插上jtag,板子上电。点击 2.双击 3.点击 4.点击菜单栏： 5.点击，双击 ，选中*.bit文件。6.点击左侧 下载！ 阅读全文
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1.实现了预定功能！整个工程，没有使用例程的25MHZ，全部统一使用50MHZ。2.分辨率使用了800*600@72HZ。3.实现了只显示白色部分，黑色部分RGB == 0，要显示背景色。VGA图形基础知识，关键参数： 建立工程步骤ISE打开建立PLL IP核。tool >core Generato 阅读全文
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FPGA FIFO笔记 ISE scope重新设置？怎么处理？必须重新设置cdc文件！ 本章节内容，是我学习本课程感到最难以学会的章节。主要是卡在FIFO的两种模式：标准模式和FWFT模式的异同。 最终调试OK，原因就在于标准模式和FWFT模式的异同！ 目前我的代码，输出第一行是对的，下面就不对了， 阅读全文
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不要轻易跳过这部分内容！scope逻辑分析仪的抓包，为什么与实际数据不一致？？可以改造为自适应波特率，可以再参考ISE Example.包含了最主要的内容：亚稳态！输入信号的打拍！躲避亚稳态。这部分内容可以从ISE软件的例程可以找到类似内容：File >Open Example 认真体会下面语句，所 阅读全文
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一时冲动，跑步进入了FPGA的大门，尤老师是教练，我之前一直做嵌入式软件，数字电路也是十年前大学课堂学过，早已经还给老师了。FPGA对于我来说完全是小白，所以。老师的课程，对于我来说至关重要！因为见过太多从入门到放弃的案例了！ 什么样的教程和视频，可以不至于让小白从入门到放弃呢？我总结了几点：1.由 阅读全文
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原理:使用icap IP模块，会自动通过spi串口从外部w25q64读取bin文件到内部，然后执行，若没有uart升级指令传来，20秒后跳转到外部w25q64的0x400000处，读取Bin文件到fpga。 测试流程：先使用ISE下载ICAP代码到板子，然后使用fpga_update软件下载icap 阅读全文
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FPGA基础知识关键点摘要 一.组合逻辑和时序逻辑的区别：组合逻辑与输入直接实时相关，时序逻辑还必须在时钟上升沿出发后输出新值，有没有时钟输入是他们最大的区别！组合时序容易出现竞争冒险现象出现亚稳态，时序逻辑不会出现，且更容易达到时序收敛所以必须很好的掌握时序逻辑 设置不使用的 IO 为 为 in- 阅读全文