FPGA设计中对输入信号的处理
摘要:
http://tech.ic5.cn/News_1228.html 我们将问题分解为2部分,来自同步时钟域信号的处理和来自异步时钟域信号的处理。前者要简单许多,所以先讨论前者,再讨论后者。 1.同步时钟域信号的处理 一般来说,在全同步设计中,如果信号来自同一时钟域,各模块的输入不需要寄存。只要满足建立时间,保持时间的约束,可以保证在时钟上升沿到来时,输入信号已经稳定,可以采样得到正确的值。但是如果模块需要使用输入信号的跳变沿(比如帧同步信号),千万不要直接这样哦。 always @ (posedge inputs) begin ... end 因为这个时钟inp... 阅读全文
posted @ 2012-04-20 10:40 半面人 阅读(1258) 评论(2) 推荐(0) 编辑