摘要: 在Verilog中always@()语句的意思是always模块中的任何一bai个输入信号或电平发生变化时,该语句下方的模块将被执行... 阅读全文
posted @ 2020-12-29 18:43 江北一滴水 阅读(504) 评论(0) 推荐(0) 编辑
摘要: 按位异或 A=010100,B=100010,则A^B=110110 阅读全文
posted @ 2020-12-29 18:41 江北一滴水 阅读(540) 评论(0) 推荐(0) 编辑
摘要: 例如: assign{y,tmp}={a,a}<<rotate_cnt 表示: {a,a}左移rotate_cnt位,左边的rota... 阅读全文
posted @ 2020-12-29 18:40 江北一滴水 阅读(348) 评论(0) 推荐(0) 编辑
摘要: 在Verilog中有两种类型的bai赋du值语句:阻塞赋zhi值语句(“=”)dao和非阻塞赋值语句(“zhuan<=”) 阻塞:s... 阅读全文
posted @ 2020-12-29 13:22 江北一滴水 阅读(482) 评论(0) 推荐(0) 编辑