FPGA verificaiton Tips
摘要：
做FPGA verification通常是把各个TOP level的module连接起来，组成一个完整的TOP.v。对TOP.v的端口分配管脚综合之后，下载到FPGA做chip tape out前的function verification。（1）大刀阔斧把各个module之间的port信号连接好。（a）特别注意data Bus的连接，最好将每个信号都用wire声明位宽，以防bus信号只连到最低的一位。（b）各个module最重要的的信号莫过于clock和reset。一个完整的chip通常有多个clock domain。 clock没连接正确，整个design会逻辑混乱。reset信号不正常， 阅读全文
posted @ 2011-07-29 22:58 Homography Matrix 阅读(568) 评论(0) 推荐(0) 编辑
