eric.z

摘要： S2/U10/Y (BUFX20) 0.23 0.21 2.51 r 这一行是描述Buffer从输入端到输出端的时间延迟，其值為0.21，所以信号到达Buffer输出端的时间為2.3+0.21=2.51ns（图五）。 接下来是一堆类似的元件时序资讯，我们略过它们不讨论，直接跳到最后面几个元件。 S3/add_106/U0_5_47/A (XNOR2X2) 0.18 0.00 7.74 f S3/a... 阅读全文

摘要： 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成為今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者指定的时序下正常工作，对确保IC品质之课题，提供一个不错的解决方案。在「静态时序分析（Static Timing A... 阅读全文

摘要： 8. 假设前级Flip-Flop的讯号由1变0，计算第2条Path终点的AT。 图二十九9. 计算第2条Path终点的RT图三十10. 假设前级Flip-Flop的讯号由0变1，计算第2条Path终点的Slack。Slack为负，因此Timing不满足。图三十一11. 假设前级Flip-Flop的讯号由1变0，计算第2条Path终点的Slack。Slack为负，因此Timing不满足。 综合10和... 阅读全文

摘要： 除了Clock之外，对于电路其他输出输入端点及其周边的环境（Boundary Condition）也要加以描述。在说明Boundary Condition之前，我们得对路径（Path）有更进一步的了解。上文曾提及STA会将电路中所有的Path找出来加以分析，但Path的定义是什么呢？Path根据起点及终点可以分为4种：由Flip-Flop Clock输入到Flip-Flop资料输入（图十七左上）。... 阅读全文

摘要： 前言 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static Timing Analysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序环境下正常工作，对确保IC品质之课题，提供一个不错的解决方案。然而，对于许多IC设计者而言，STA是个既熟悉却又... 阅读全文

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