2009年12月4日

some ideas on FPGA design

摘要： (1) judge odd or even by LSB of a vector, such as , A[3:0] = 4'b0010, A[0]=0 so A is an even num.B[3:0] =4'b0011, B[0]=1, so B is an odd num. (2) detect an even by compare pre- and current signal[代码](... 阅读全文

posted @ 2009-12-04 17:15 Homography Matrix 阅读(277) 评论(0) 推荐(2) 编辑

在verilog设计中实例化VHDL单元

摘要： 在verilog设计中实例化VHDL单元。 如果是实例化一个VHDL实体，首先声明一个与你要实例化的VHDL实体同名的module名字，形成一个一般的verilog实例。只有一个实例化的VHDL结构在verilog中构建，没有其他的VHDL结构在verilog中可见。当如此做时，XST使用entity和architecture对作为verilog或VHDL的边界。 XST在verilog设计中实例... 阅读全文

posted @ 2009-12-04 11:22 Homography Matrix 阅读(3875) 评论(0) 推荐(1) 编辑

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