Clock Tree Synthesis

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clock tree synthesis是asic设计中的一步，它的目的是使时钟尽量在同一时刻去驱动所有的触发器，这也就是所说的同步电路，这里的同一时刻是要求时钟到所有触发器的相位相同，因为有的触发器离clk源端比较远，需要好多个周期才能到。这里就出现了一个问题，如果只靠连线的话根本无法保证时钟到达触发器的相位相同，于是就可以加入buffer，buffer也就是偶数个反相器，他能够缩短延时，于是通过加入的buffer的数目和类型来调整延时使得时钟到达触发器的相位相同，从而实现同步功能，当然插入buffer还有个功能就是增大驱动能力，如果不这样仅靠时钟源是无法驱动如此之多的触发器的。再说到fpga，fpga是由许多的逻辑单元构成的，逻辑单元包括门、查找表、和触发器，即它的触发器已经做好了，也就是说在出厂之前，FPGA内部元件之间的连线已经完全固定，我们的编程也只是在此基础上选择哪些相连、哪些断开罢了。FPGA并不能通过动态插入buffer的方法来实现时钟到达触发器的相位相同。也就是说时钟树结构已经被预先布好了，我们所能做的也就是在此基础上利用各种资源来对时钟进行处理，如分频、倍频、门控时钟。所以fpga谈不上时钟树,只能说是时钟管理。