2020年3月16日
【Verilog】跨时钟域设计Clock Domain Crossing Design（Multi cycle path formulation with feedback acknowledge）
摘要： 上次写了跨时钟域设计MCP公式不带反馈的实现... 阅读全文
posted @ 2020-03-16 17:42 晨青 阅读(377) 评论(0) 推荐(0) 编辑