Zhangxianhe

摘要： 最近一个月在实习公司做回归测试，对公司的UVM平台用的比较熟练，就想着自己做一个DUT，然后搭建一个UVM验证平台。 首先，DUT是一个简单的32位的加法器，代码如下：alu.v module adder32_cla( input clk , input rst , input enable , i 阅读全文

摘要： 2018年IC设计企业笔试题解析-(验证方向） 1、请简述：定宽数组，动态数组，关联数组，队列四种数据类型的各自特点。解析：（1）定宽数组：其宽度在声明的时候就指定了，故其宽度在编译时就确定了。（2）动态数组：可以在仿真时分配空间或者调整宽度，这样在仿真中就可以使用最小的存储量。在声明时，其下标为空 阅读全文

摘要： Systemverilog 语法总结（中） 上一个博客分享了SV基本的概念，这一博客继续分享，等下一个博客分享一个公司的验证的笔试题目。 l 事件 背景： Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是 阅读全文

摘要： SystemVerilog基本语法总结（上） 在总结SV的语法之前，先分享一些关于SV的笔试题目，这样更显得具有针对性的总结。 a. 验证中，代码覆盖率是指（衡量哪些设计代码在激活触发，而哪一些则一直处于非激活状态的统计数据）。 b. SystemVerilog中，从一个类派生一个新类的关键字是（e 阅读全文

摘要： 上两篇主要是讲述断言的概念，基本语法，总结等等 这一篇主要是以PPT的形式展示各个场景下关于断言的应用。 为了在设计中加入断言的功能，因此需要写一个DUT。如下： `define true 1 `define free (a && b && c && d) module assertion( inp 阅读全文

摘要： 上一篇博客主要写了SVA的基本语法（详细），这一篇主要写SVA语法总结，以及如何查看SVA波形等。 断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法： 1. 断 阅读全文

摘要： 暑期实习两个月的其中一个任务是：如何在设计中加入断言？以及断言的基本语法、三种应用场景下的断言（如FIFO、FSM、AXI4-lite总线）。参考书籍：《System Verilog Assertion 应用指南》 一、SVA介绍 1.1断言的定义 An assertion is a stateme 阅读全文

摘要： 我的联系方式：QQ：447574829（加我请说明来处） 阅读全文

摘要： 分频器是指使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 早期的分频器多为正弦分频器，随着数字集成电路的发展，脉冲分频器 阅读全文

摘要： Zedboard OLED Display Controller IP v1 介绍 Author:zhangxianhe 本文档提供了快速添加，连接和使用ZedboardOLED v1.0 IP内核的说明。运行在ARM处理器系统上的测试应用程序用于通过其驱动程序的功能与IP进行通信。 Vivado设 阅读全文